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I2C-verilog-(非常详细的i2c学习心得)

I2C-verilog-(非常详细的i2c学习心得)，总结的非常详细。
可以练手

2023/12/7 16:37:30 1.3MB verilog

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Verilog编写的运动计时器数码管显示有暂停清零功能绝对好用

此工程是Verilog编写的运动计时器，数码管显示计时时间，有暂停和清零的功能烧写到板子里好用

2023/12/6 20:25:02 740KB Verilog 运动计时器 ISE平台

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Verilog语言经典入门书籍夏宇闻编写

FPGA入门经典夏宇闻老师编写北航出版社出版

2023/12/6 10:45:18 1.73MB Verilog 夏宇闻 FPGA

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FPGA实现LVDS信号输出LCD控制器verilog

FPGA实现LVDS信号输出LCD控制器verilog。
FPGA实现LVDS信号输出，可输出所需要的RGB等画面，LVDS是单通道输出verilog控制24寸TFTFPGALVDSLCDverilogTFT

2023/12/4 12:47:58 2.81MB FPGA LVDS LCD verilo

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Verilog实现uart串口逻辑特率可选9600、19200、38400、1152008位数据1位校验1位停止.zip

Verilog实现uart串口协议，波特率可选9600、19200、38400、115200。
8位数据为，1位校验位，1位停止位。
核心代码包括UART,TX，RX，Baud，FIFO，以及uart_tb测试激励文件，可以做为你的设计参考。

2023/12/3 4:47:29 6KB Verilog实现uart串口 VerilogUART源码 波特率9600 8位数据为，1位校验位，1位停止

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基于FPGA的出租车计价器设计verilog源代码

2023/12/3 4:21:55 2.85MB FPGA 出租车计价器 verilog源代码

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verilog用减法实现可综合除法器

用verilog实现除法器，减少对timing的影响，用减法实现。
适合初学者。

2023/12/2 7:24:16 417KB verilog 除法器 可综合 减法实现

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fpga实现基于verilog语言的4fsk调制解调

设计一个基于开发板的通信系统，要求在给定的开发板DE10-Lite上，完成以下任务：1）完成数模转换、四进制调制解调（fsk）；
2）载波是正弦波，频率硬件可调。

2023/11/30 19:14:08 9.81MB fpga verilog fsk 调制解调

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计算结构CPU设计verilog

自己写的代码，通过验收和后期的考试；
注释清楚，可扩展性强，方便的添加指令；
cpu架构绝对一级棒。

2023/11/30 16:46:57 369KB cpu verilog quartus 东南大学

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HDB3解码Verilog程序源码，hdb3_decode.v

HDB3解码Verilog程序源码，hdb3_decode.v，modulehdb3_decode(rst_n,clk,hdb3_in,hdb3_dec,fifo_dec);inputrst_n,clk;input[1:0]hdb3_in;outputhdb3_dec;output[9:0]fifo_dec;

2023/11/30 11:51:26 425KB HDB3解码

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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