设计8088最小系统要求：1、用8088CPU,配置8284时钟芯片，提供CLK、READY、RESET信号。
8284芯片及周围器件参数见教材。
2、用3片74LS373做地址总线分离器，分离出20根地址线A0~A193、用1片74LS245做双向数据总线驱动器。
4、配置32KROM(27C256),用作BIOS存储器5、配置2*32KRAM（62256）为系统内存储器 6、配置标准I/O接口，总线包括：D0~D7、A0~A2、WR、RD、CS。
7、注意ALE、DT/R 、DEN控制线的用法8、3片存储器的片选可用3-8译码器的输出Y0、Y1、Y2控制，Y4可接I/O的片选.9、IO/M，WR、RD、可通过逻辑或门得到两组独立的读写线，分别控制内存和I/O的读写操作10、注意MN/MX引脚的处理，CPU其他未用的引脚可以不画11、按工程制图标注电路中各芯片的型号、引脚功能和引脚号，不可用总线或简化画法。
8284芯片及周围器件参数见教材。
2、用3片74LS373做地址总线分离器，分离出20根地址线A0~A193、用1片74LS245做双向数据总线驱动器。
4、配置32KROM(27C256),用作BIOS存储器5、配置2*32KRAM（62256）为系统内存储器 6、配置标准I/O接口，总线包括：D0~D7、A0~A2、WR、RD、CS。
7、注意ALE、DT/R 、DEN控制线的用法8、3片存储器的片选可用3-8译码器的输出Y0、Y1、Y2控制，Y4可接I/O的片选.9、IO/M，WR、RD、可通过逻辑或门得到两组独立的读写线，分别控制内存和I/O的读写操作10、注意MN/MX引脚的处理，CPU其他未用的引脚可以不画11、按工程制图标注电路中各芯片的型号、引脚功能和引脚号，不可用总线或简化画法。
2023/8/10 10:23:27
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通过VHDL，实现10位带使能计数器。
LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK_IN:INSTD_LOGIC;COUT228:OUTSTD_LOGIC);--计数进位输出ENDCNT10;ARCHITECTUREbehavOFCNT10ISSIGNALQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGINREG:PROCESS(CLK_IN,Q)
LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK_IN:INSTD_LOGIC;COUT228:OUTSTD_LOGIC);--计数进位输出ENDCNT10;ARCHITECTUREbehavOFCNT10ISSIGNALQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGINREG:PROCESS(CLK_IN,Q)
2023/8/9 21:29:28
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异步清除是指复位信号有效时，直接将计数器的状态清零。
在本设计中，复位信号为clr，低电平有效；
时钟信号时clk，上升沿是有效边沿。
在clr清除信号无效的的前提下，当clk的上升沿到来时，如果计数器原态是9（“1001”），计数器回到0（“0000”）态，否则计数器的状态将加1。
在本设计中，复位信号为clr，低电平有效；
时钟信号时clk，上升沿是有效边沿。
在clr清除信号无效的的前提下，当clk的上升沿到来时，如果计数器原态是9（“1001”），计数器回到0（“0000”）态，否则计数器的状态将加1。
2023/8/3 11:45:49
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用verilog抑制蜂鸣器发声modulefp_verilog(out,clk);outputout;inputclk;reg[13:0]cn;regout;always@(posedgeclk)begincn＜=cn+1'b1;if(cn==14'd12000)begincn＜=14'd0;out＜=~out;endendendmodule
2023/5/10 14:06:41
200B
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cic滤波器的VHDL法度圭表标准，残缺的VHDL语言描摹的5级级联CIC滤波器。
能够取种种抽取倍数（num），当不使历时能够被旁路（bypass），时钟使能（clk_en）.抽取后的盘算量小（flag）。
能够取种种抽取倍数（num），当不使历时能够被旁路（bypass），时钟使能（clk_en）.抽取后的盘算量小（flag）。
2023/4/6 9:02:45
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用keil开辟的例程内含有：8IOS,ADC,CLK_OUT,DS18B20,GPIO_LED,GPIO_LED_JOYSTICK,I2C,LCD,LCD_TouchPanel,Microsd,PWM,SPI,UART
2023/3/18 22:19:22
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USBFT245BM_testfpga控制逻辑VerilogHDL源码文件，已在项目测试运用，共6个VERILOGmodule模块文件，可以用于你的设计参考。
moduleFT245BM_test(inputwirerst_in,//板上复位信号inputwireclk_in,//40M晶振outputwirertl8208b_rst,//rtl8208B复位信号//DVI接口inputwirepclk,inputwirevs,inputwireblank,inputwire[7:0]rdata,inputwire[7:0]gdata,inputwire[7:0]bdata,//USB接口inputwireRXF_n,outputwireRD_n,inouttri[7:0]usb_dd,inputwireTXE_n,outputwireWR,outputreg[63:0]data_num,//SDRAM接口/*outputwiresa_clk,outputwire[4:0]sa_cnt,outputwire[3:0]sa_dqm,outputwire[11:0]sa_addr,outputwire[1:0]sa_bank,inoutwire[31:0]sa_data,
moduleFT245BM_test(inputwirerst_in,//板上复位信号inputwireclk_in,//40M晶振outputwirertl8208b_rst,//rtl8208B复位信号//DVI接口inputwirepclk,inputwirevs,inputwireblank,inputwire[7:0]rdata,inputwire[7:0]gdata,inputwire[7:0]bdata,//USB接口inputwireRXF_n,outputwireRD_n,inouttri[7:0]usb_dd,inputwireTXE_n,outputwireWR,outputreg[63:0]data_num,//SDRAM接口/*outputwiresa_clk,outputwire[4:0]sa_cnt,outputwire[3:0]sa_dqm,outputwire[11:0]sa_addr,outputwire[1:0]sa_bank,inoutwire[31:0]sa_data,
2022/10/31 16:27:47
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基于verilog的交通讯号灯控制，CLK：为同步时钟；
EN：使能信号，为1的话，则控制器开始工作；
LAMPA：控制A方向四盏灯的亮灭；
其中，LAMPA0~LAMPA3，分别控制A方向的左拐灯、绿灯、黄灯和红灯；
LAMPB：控制B方向四盏灯的亮灭；
其中，LAMPB0~LAMPB3，分别控制B方向的左拐灯、绿灯、黄灯和红灯；
ACOUNT：用于A方向灯的时间显示，8位，可驱动两个数码管；
BCOUNT：用于B方向灯的时间显示，8位，可驱动两个数码管。
*/
EN：使能信号，为1的话，则控制器开始工作；
LAMPA：控制A方向四盏灯的亮灭；
其中，LAMPA0~LAMPA3，分别控制A方向的左拐灯、绿灯、黄灯和红灯；
LAMPB：控制B方向四盏灯的亮灭；
其中，LAMPB0~LAMPB3，分别控制B方向的左拐灯、绿灯、黄灯和红灯；
ACOUNT：用于A方向灯的时间显示，8位，可驱动两个数码管；
BCOUNT：用于B方向灯的时间显示，8位，可驱动两个数码管。
*/
2021/3/25 1:30:01
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AD7705的C51程序/***********************************************************程序名称：16bitA/DAD7705驱动程序作者：shengtuo作者评价：测试过。
工业低速测量广泛使用收集整理：amo************************************************************/sbitAdClk=P1^3;/*AD7705时钟脉冲*/sbitAdDout=P1^4;/*AD7705数据输出的反相脉冲*/sbitAdDin=P1^5;/*AD7705数据输入脉冲*/#defineCH11/*AD7705输入通道IN1*/#defineCH22/*AD7705输入通道IN2*/#defineBIPOLAR0/*AD7705双极性输入*/#defineUNIPOLAR1/*AD7705单极性输入*/#defineAD_CLK_WIDTH1/*AD7705串口时钟脉冲宽度*//*AD7705软件延时*/
工业低速测量广泛使用收集整理：amo************************************************************/sbitAdClk=P1^3;/*AD7705时钟脉冲*/sbitAdDout=P1^4;/*AD7705数据输出的反相脉冲*/sbitAdDin=P1^5;/*AD7705数据输入脉冲*/#defineCH11/*AD7705输入通道IN1*/#defineCH22/*AD7705输入通道IN2*/#defineBIPOLAR0/*AD7705双极性输入*/#defineUNIPOLAR1/*AD7705单极性输入*/#defineAD_CLK_WIDTH1/*AD7705串口时钟脉冲宽度*//*AD7705软件延时*/
2017/11/12 3:19:26
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实验课需求用到且调试通过~LIBRARYIEEE;--有时钟使能的十进制计数器USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;--计数时钟信号CLR:INSTD_LOGIC;--清零信号ENA:INSTD_LOGIC;--计数使能信号CQ:OUTINTEGERRANGE0TO15;--4位计数结果输出CARRY_OUT:OUTSTD_LOGIC);--计数进位ENDCNT10;。
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2018/2/18 23:28:57
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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