logisim数电期末实验设计.circ,包含:实验一:逻辑门基本功能测试。
实验二:设计一片74138.实验三:设计一个8位的二进制加法器。
实验四:基本SR锁存器功能测试。
实验五:设计一个60进制的计数器。
5个实验均包含电路图和实验步骤,实验心得等,请用logisim.exe软件打开,此乃原创,期末时获得优秀等级,欢迎下载。
2023/3/18 13:48:39 85KB 实验
1
数字电路的一些实验计划,两位加法器、全加器、8421转2421、触发器....
2023/2/5 15:36:52 471KB Multisim11
1
包括如下100例有关的VHDL描述文件,但解压后只有94例,其他部分错误第1例?带控制端口的加法器袁媛(1)第2例?无控制端口的加法器袁媛(4)第3例?乘法器袁媛(6)第4例?比较器袁媛(8)第5例?二路选择器袁媛(11)第6例?寄存器袁媛(13)第7例?移位寄存器袁媛(16)第8例?综合单元库袁媛(22)第9例?七值逻辑与基本数据类型袁媛(29)第10例?函数袁媛(32)第11例?七值逻辑线或分辨函数袁媛(35)第12例?转换函数袁媛(38)第13例?左移函数袁媛(40)第14例?七值逻辑程序包袁媛(42)第15例?四输入多路器陈东瑛(51)第16例?目标选择器吴清平(57)第17例?奇偶校验器陈东瑛(61)第18例?映射单元库及其使用举例陈东瑛(69)第19例?循环边界常数化测试陈东瑛(75)第20例?保护保留字袁媛(77)第21例?进程死锁刘沁楠(79)第22例?振荡与死锁袁媛(81)第23例?振荡电路刁岚松(83)第24例?分辨信号与分辨函数袁媛(87)第25例?信号驱动源刘沁楠(92)第26例?属性TRANSACTION和分辨信号陈东瑛(96)第27例?块保护及属性EVENT,STABLE陈东瑛(101)第28例?方式参数属性的测试刘沁楠(104)第29例?进程和并发语句刁岚松(107)第30例?信号发送与接收刁岚松(111)第31例?中断处理优先机制建模吴清平(113)第32例?过程限定刘沁楠(116)第33例?整数比较器及其测试刘沁楠(119)第34例?数据总线的读写刁岚松(129)第35例?基于总线的数据通道李春(134)第36例?基于多路器的数据通道李杰(148)第37例?四值逻辑函数袁媛(152)第38例?四值逻辑向量按位或运算刁岚松(156)第39例?生成语句描述规则结构袁媛(159)第40例?带类属的译码器描述袁媛(164)第41例?带类属的测试平台袁媛(169)第42例?行为与结构的混合描述袁媛(171)第43例?四位移位寄存器.刘沁楠(174)第44例?寄存/计数器袁媛(185)第45例?顺序过程调用陈东瑛(189)第46例?VHDL中generic缺省值的使用王作建(191)第47例?无输入元件的模拟王作建(196)第48例?测试激励向量的编写袁媛(201)第49例?delta延迟例释吴清平(206)第50例?惯性延迟分析吴清平(210)第51例?传输延迟驱动优先陈东瑛(213)第52例?多倍(次)分频器刁岚松(216)第53例?三位计数器与测试平台刘沁楠(220)第54例?分秒计数显示器的行为描述陈东瑛(226)第55例?地址计数器陈东瑛(234)第56例?指令预读计数器吴清平(242)第57例?加、减、乘指令的译码和操作吴清平(245)第58例?2-4译码器结构描述刘沁楠(248)第59例?2-4译码器行为描述吴清平(255)第60例?转换函数在元件例示中的应用王作建(258)第61例?基于同一基类型的两分辨类型的赋值相容问题王作建(261)第62例?最大公约数的计算刁岚松(266)第63例?最大公约数七段显示器编码吴清平(269)第64例?交通灯控制器吴清平(272)第65例?空调系统有限状态自动机刁岚松(276)第66例?FIR滤波器谢巍(280)第67例?五阶椭圆滤波器刘沁楠(290)第68例?闹钟系统的控制器张东晓(302)第69例?闹钟系统的译码器陈东瑛(311)第70例?闹钟系统的移位寄存器陈东瑛(315)第71例?闹钟系统的闹钟寄存器和时间计数器陈东瑛(317)第72例?闹钟系统的显示驱动器陈东瑛(322)第73例?闹钟系统的分频器陈东瑛(325)第74例?闹钟系统的整体组装张东晓(327)第75例?存储器李春(333)第76例?电机转速控制器张俭锋(337)第77例?神经元计算机袁媛(343)第78例?Am2901四位微处理器的ALU输入韩曙(347)第79例?Am2901四位微处理器的ALU韩曙(353)第80例?Am2901四位微处理器的RAM韩曙(359)第81例?Am2901四位微处理器的寄存器韩曙(363)第82例?Am2901四位微处理器的输出与移位韩曙(365)第83例?Am2910四位微程序控制器中的多
2021/11/7 11:50:07 312KB VHDL 详解
1
它是基于EDAMAX+plus集成环境下,全加器的计划用一位全加器来计划四位全加器
2019/6/6 11:56:56 6KB 全加器
1
它是基于EDAMAX+plus集成环境下,全加器的计划用一位全加器来计划四位全加器
2019/6/6 11:56:56 6KB 全加器
1
数字电路的一些实验计划,两位加法器、全加器、8421转2421、触发器....
2017/2/21 19:12:44 471KB 、8421 数字电路 实验设计
1
计划一个多功能的1位加法器,有控制信号M、S2、S1、S0。
当M=1,做算术运算:在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下算术运算:A加B,A加1,A加B加低位来的进位,B加1,A加,A加0,A加A,A加加1。
当M=0,做逻辑运算:在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下逻辑运算:A+B,AA+B,A·B等。
2020/9/23 16:10:27 879B vhdl 加法器
1
2.3.加法器工程
2021/11/25 1:27:35 74.81MB Qt C++
1
用一位全加器计划一个四位的加法器用一位全加器计划一个四位的加法器
1
很实用的Verilog实例!目录:王金明:《VerilogHDL程序设计教程》程序例子,带说明。
【例3.1】4位全加器【例3.2】4位计数器【例3.3】4位全加器的仿真程序【例3.4】4位计数器的仿真程序【例3.5】“与-或-非”门电路【例5.1】用case语句描述的4选1数据选择器【例5.2】同步置数、同步清零的计数器【例5.4】用initial过程语句对测试变量A、B、C赋值【例5.5】用begin-end串行块产生信号波形【例5.6】用fork-join并行块产生信号波形【例5.7】持续赋值方式定义的2选1多路选择器【例5.8】阻塞赋值方式定义的2选1多路选择器【例5.9】非阻塞赋值【例5.10】阻塞赋值【例5.11】模为60的BCD码加法计数器【例5.12】BCD码—七段数码管显示译码器【例5.13】用casez描述的数据选择器【例5.15】用for语句描述的七人投票表决器【例5.16】用for语句实现2个8位数相乘【例5.17】用repeat实现8位二进制数的乘法【例5.18】同一循环的不同实现方式【例5.19】使用了`include语句的16位加法器【例5.20】条件编译举例【例6.1】加法计数器中的进程【例6.2】任务举例【例6.3】测试程序【例6.4】函数【例6.5】用函数和case语句描述的编码器(不含优先顺序)【例6.6】阶乘运算函数【例6.7】测试程序【例6.8】顺序执行模块1【例6.9】顺序执行模块2【例6.10】并行执行模块1【例6.11】并行执行模块2【例7.1】调用门元件实现的4选1MUX【例7.2】用case语句描述的4选1MUX【例7.3】行为描述方式实现的4位计数器【例7.4】数据流方式描述的4选1MUX【例7.5】用条件运算符描述的4选1MUX【例7.6】门级结构描述的2选1MUX【例7.7】行为描述的2选1MUX【例7.8】数据流描述的2选1MUX【例7.9】调用门元件实现的1位半加器【例7.10】数据流方式描述的1位半加器【例7.11】采用行为描述的1位半加器【例7.12】采用行为描述的1位半加器【例7.13】调用门元件实现的1位全加器【例7.14】数据流描述的1位全加器【例7.15】1位全加器【例7.16】行为描述的1位全加器【例7.17】混合描述的1位全加器【例7.18】结构描述的4位级连全加器【例7.19】数据流描述的4位全加器【例7.20】行为描述的4位全加器【例8.1】$time与$realtime的区别【例8.2】$random函数的使用【例8.3】1位全加器进位输出UDP元件【例8.4】包含x态输入的1位全加器进位输出UDP元件【例8.5】用简缩符“?”表述的1位全加器进位输出UDP元件【例8.6】3选1多路选择器UDP元件【例8.7】电平敏感的1位数据锁存器UDP元件【例8.8】上升沿触发的D触发器UDP元件【例8.9】带异步置1和异步清零的上升沿触发的D触发器UDP元件【例8.12】延迟定义块举例【例8.13】激励波形的描述【例8.15】用always过程块产生两个时钟信号【例8.17】存储器在仿真程序中的使用【例8.18】8位乘法器的仿真程序【例8.19】8位加法器的仿真程序【例8.20】2选1多路选择器的仿真【例8.21】8位计数器的仿真【例9.1】基本门电路的几种描述方法【例9.2】用bufif1关键字描述的三态门【例9.3】用assign语句描述的三态门【例9.4】三态双向驱动器【例9.5】三态双向驱动器【例9.6】3-8译码器【例9.7】8-3优先编码器【例9.8】用函数定义的8-3优先编码器【例9.9】七段数码管译码器【例9.10】奇偶校验位产生器【例9.11】用if-else语句描述的4选1MUX【例9.12】用case语句描述的4选1MUX【例9.13】用组合电路实现的ROM【例9.14】基本D触发器【例9.15】带异步清0、异步置1的
2020/10/10 20:05:56 127KB Verilog 实例 经典
1
共 40 条记录 首页 上一页 下一页 尾页
在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡