数字IC设计的面试题目总结,大部分有答案,非常适用于找工作人群
2023/9/27 3:01:11 679KB 数字IC设计 面试
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版图设计_基础+全面:集成电路版图设计与工具。
8.1工艺流程的定义8.2版图几何设计规则8.3版图图元8.4版图设计准则8.5电学设计规则与布线8.6基于Cadence平台的全定制IC设计8.7芯片的版图布局8.8版图设计的注意事项
2023/9/26 19:04:35 2.72MB 版图
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IC设计流程及工具,主要介绍IC设计的流程。
2023/7/30 14:52:17 10KB IC 工具
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IC设计经典教材,《专用集成电路设计实用教程》
2023/7/1 21:28:26 52MB 集成电路
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集成电路设计中静态时序分析国外经典书籍,非常值得有志于ic设计的从业人员查看研究。
2023/6/7 8:55:18 15.01MB IC设计 静态时序分析
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cadence蒙特卡洛仿真,资料很全面,非常适合模拟IC设计的初学者。
2023/6/6 7:03:15 2.33MB Analog Design Environment
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8051IP核Verilog和VHDL代码全集.A:8051核(Verilog版)::反向解剖是学习IC设计的捷径,希望对大家有帮助!
2023/6/2 8:19:56 247KB 8051IP Verilog VHDL 代码
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ic设计流程与使用工具引见
2023/3/11 22:28:40 40KB IC设计
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Sansen教授是欧洲第一的模拟ic设计大师,水平自然不在话下。
他编的书也很有特色,是ppt的方式。
他的书既体现了扎实的模拟ic基本功,又考虑了读者的学习接受过程。
他甚至可以把多级运放、轨到轨运放、offset和cmrr、电路中的耦合效应等等有些“偏”的内容作为独立的章节,却又讲述的系统而完整。
2020/10/22 21:21:29 30.43MB 运放 ,失配,失真
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Sansen教授是欧洲第一的模拟ic设计大师,水平自然不在话下。
他编的书也很有特色,是ppt的方式。
他的书既体现了扎实的模拟ic基本功,又考虑了读者的学习接受过程。
他甚至可以把多级运放、轨到轨运放、offset和cmrr、电路中的耦合效应等等有些“偏”的内容作为独立的章节,却又讲述的系统而完整。
2020/10/22 21:21:29 30.43MB 运放 ,失配,失真
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡