北京大学数字逻辑设计实验课程讲义(2018年)目录:实验一:门电路延迟特性测量与仪器的使用实验二:全加器及组合逻辑电路的设计方法实验三:二位数值比较器实验四:译码器及其应用实验五:数据选择器及其应用实验六:读写存贮器实验七:触发器与移位寄存器实验八:计数器实验九:并行加减集成逻辑电路管脚图关于自主设计
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一位全加器版图ledit0.35微米工艺cmos集成电路课程设计
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EDA实验,用QuartersⅡ软件写的。
(供EDA初学者参考,我这儿还有EDA编写的电子琴,全加器等,有需要的可以再联系)
2023/10/14 10:39:56 1.06MB EDA实验 QuartersⅡ 计数器
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可以实现两个四位数相加的电路
2023/10/3 8:32:45 133KB fpga verilog quartus
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设计总体分为两部分,一部分为8位二进制数的输入和储存电路,另一部分则为8位二进制的计算和输出的电路。
模块大致由加数的输入,加法运算和运算结果的显示组成,其中两个8位二进制的数据从存储器传向运算器时,它们之间的电路由时钟信号进行控制。
2023/6/9 2:49:09 386KB 八位全加器
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十翻二运算电路方案一、内容摘要关键字:十翻二运算、全加器、BCD码人们在向盘算机输送数据时,起首把十进制数变为二—十进制数码即BCD码,运算器在接受到二一十进制数码后,必需要将它转换成二进制数才气到场运算。
这种把十进制数转换成二进制数的进程称为“十翻二”运算。
本报告首要介绍十翻二电路的方案思绪,实现方式与调试进程。
搜罗体系方案,方案比力,体系框图,单元模块阐发与方案,残缺电路图,电路责任原理,运行阐发,调试方式与本领,缺陷阐发与处置方式,以及对于电路的改善等。
2023/3/31 19:58:22 2.32MB 十翻二运算电路设计_24
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数字电路的一些实验计划,两位加法器、全加器、8421转2421、触发器....
2023/2/5 15:36:52 471KB Multisim11
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它是基于EDAMAX+plus集成环境下,全加器的计划用一位全加器来计划四位全加器
2019/6/6 11:56:56 6KB 全加器
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它是基于EDAMAX+plus集成环境下,全加器的计划用一位全加器来计划四位全加器
2019/6/6 11:56:56 6KB 全加器
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包括4位全加器四选一数据选择器4位加法计数器七段数码显示译码器等的VHDL程序及仿真
2016/5/18 5:34:11 649KB EDA VHDL
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡