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vivado_Verilog_DDR3

利用vivado的MIGIP来完成DDR3读写操作，用verilog完成

2016/8/1 9:45:08 22.98MB vivado verilog DDPR3

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本书围绕Xilinx新一代28nm工艺芯片7系列FPGA，结合Xilinx新一代开发工具Vivado以及针对算法开发的VivadoHLS和SystemGenerator，讲解了数字信号处理中的经典算法在FPGA上的实现方法。
第2版保持了第1版的主题——如何将理论算法转化为工程实现，新增了算法的Matlab代码描述；
添加了部分算法的SystemGenerator模型。
讲解了FPGA实现时的一些细节问题如复位、跨时钟域设计等。

2021/3/18 1:23:17 86.19MB FPGA 数字处理技术

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除法器的Verilog实现

包含有符号除法器以及无符号除法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和Modelsim上验证经过

2021/11/1 20:21:38 3KB 除法器 Verilog

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基于verilog语言和vivado实现的ad9613数字采集工程

工程中包含有源代码、约束。
运转平台时vivado2014。
基于verilog语言和vivado实现的ad9613数字采集工程。

2020/2/14 13:42:53 776KB FPGA vivado verilo ADC

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vivado安装，vivado与matlab关联（systemgenerator）

1.首先是vivado的安装，有具体的安装教程。
2.根据vivado安装所产生的systemgenerator工具与matlab关联配置

2016/11/24 23:34:49 1.5MB vivado system gener matlab

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vivado约束指导手册

xilinx官方提供的vivadao约束指导，详细引见fpga设计中的各种约束问题

2015/6/14 19:37:40 1.52MB vivado 约束指导手册

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单周期CPU设计与Verilog实现

单周期的整个项目，在电脑上安装vivado即可添加项目，我个人使用的是15版的。
另外需要看波形图的，点击仿真，调理相关参数即可

2020/6/4 7:18:17 655KB CP verilog single computer

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单周期CPU设计与Verilog实现

单周期的整个项目，在电脑上安装vivado即可添加项目，我个人使用的是15版的。
另外需要看波形图的，点击仿真，调理相关参数即可

2020/6/4 7:18:17 655KB CP verilog single computer

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XilinxFPGA设计权威指南

Xilinx设计环境的详细引见书籍，对Vivado开发环境进行了详细描述和引见，可以使读者对FPGA的开发流程有深入的了解。
Vivado的集成环境较为复杂，通过本书可以对此环境入门。

2017/9/22 23:09:03 64.88MB Vivado

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Vivado设计流程

Vivado设计流程：引见了如何基于Vivado工具，利用VerilogHDL创建Vivado工程以及综合、仿真、实现和FPGA下板。

2021/2/12 17:51:52 1.92MB Verilo

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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