简单的串行数据到8位并行数据的转换,verilog语言描述
2024/7/7 15:56:47 351B 串并 verilog
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微机原理课程大作业,大家可以参考。
由多个v文件组成,包括了ALU、控制器、存储器、各种寄存器、多路选择器、符号扩展器、流水线、冒险、前传都有。
并且各文件的接口很清晰。
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LDPC码verilogHDL实现,包括LDPC编码和译码。
以及文献资料
2024/7/6 13:47:21 3.26MB LDPC
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利用verilog编写系统时钟模块,调用dll的IP核,将输入50MHz的系统时钟信号分频或扩频成所需要的24MHz和100MHz信号,简单易行,亲测可用
2024/7/3 18:22:08 3.3MB verilog clock fpga
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single_period_CPU_opt.zip内部完整代码仿真测试都通过
2024/7/2 21:52:18 426KB CPU 单周期 verilog
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这是一个基于verilog的小数分频,在FPGA开发设计中,分频模块必不可少的会用到。
2024/7/2 9:48:22 292KB verilog 小数分频
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使用VerilogHDL语言开发的简易十进制计算器。
输入为4*4矩阵键盘,输出为数码管,可进行一位十进制加减乘除运算。
FPGA芯片为CycloneIIEP2C8C208。
使用时管脚分配应根据实际硬件情况重新编订。
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非常好的描述串口通信的verilog代码,非常全,包括收发双方的代码,还涉及到自定义串口通信指令
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实现了ECC点乘,二进制伽罗瓦域,顶层点乘算法模块使用了一篇论文中介绍的高速点乘运算
2024/6/29 22:14:08 13KB verilog,
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本资源是用Verilog语言书写的32位ARM的ALU设计,FPGA实现。
2024/6/28 3:12:44 248KB 32位ARM ALU FPGA Verilog
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡