课堂上的一个小程序,基于labview的case条件语句,是分数等级显示的。
2025/4/10 1:16:40 10KB case 循环 分数等级
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SAX符号化序列范例源码--------------------timeseries2symbol.m:--------------------Thisfunctiontakesinatimeseriesandconvertittostring(s).Therearetwooptions:1.ConverttheentiretimeseriestoONEstring2.Useslidingwindows,extractthesubsequencesandconvertthesesubsequencestostringsForthefirstoption,simplyenterthelengthofthetimeseriesas"N"ex.Wehaveatimeseriesoflength32andwewanttoconvertittoa8-symbolstring,withalphabetsize3:timeseries2symbol(data,32,8,3)Forthesecondoption,enterthedesiredslidingwindowlengthas"N"ex.Wehaveatimeseriesoflength32andwewanttoextractsubsequencesoflength16usingslidingwindows,andconvertthesubsequencesto8-symbolstrings,withalphabetsize3:timeseries2symbol(data,16,8,3)Input:dataistherawtimeseries.Nisthelengthofslidingwindow(usethelengthoftherawtimeseriesinsteadifyoudon'twanttohaveslidingwindows)nisthenumberofsymbolsinthelowdimensionalapproximationofthesubsequence.alphabet_sizeisthenumberofdiscretesymbols.2<=alphabet_size<=10,althoughalphabet_size=2isa special"useless"case.Output:symbolic_data:matrixofsymbolicdata(no-repetition).Ifconsecutivesubsequenceshavethesamestring,thenonlythefirstoccurrenceisrecorded,withapointertoitslocationstoredin"pointers"pointers:locationofthefirstoccurrencesofthestringsN/nmustbeaninteger,otherwisetheprogramwillgiveawarning,andabort.Thevariable"win_size"isassignedtoN/n,thisisthenumberofdatapointsontherawtimeseriesthatwillbemappedtoasinglesymbol,andcanbeimaginedasthe"compressionrate".Thesymbolicdataisreturnedin"symbolic_data",withpointerstoth
2025/3/29 15:54:56 24KB SAX 序列 matlab
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目录译者序前言第1章简介 11.1什么是VerilogHDL? 11.2历史 11.3主要能力 1第2章HDL指南 42.1模块 42.2时延 52.3数据流描述方式 52.4行为描述方式 62.5结构化描述形式 82.6混合设计描述方式 92.7设计模拟 10第3章Verilog语言要素 143.1标识符 143.2注释 143.3格式 143.4系统任务和函数 153.5编译指令 153.5.1`define和`undef 153.5.2`ifdef、`else和`endif 163.5.3`default_nettype 163.5.4`include 163.5.5`resetall 163.5.6`timescale 163.5.7`unconnected_drive和`nounconnected_drive 183.5.8`celldefine和`endcelldefine 183.6值集合 183.6.1整型数 183.6.2实数 193.6.3字符串 203.7数据类型 203.7.1线网类型 203.7.2未说明的线网 233.7.3向量和标量线网 233.7.4寄存器类型 233.8参数 26第4章表达式 284.1操作数 284.1.1常数 284.1.2参数 294.1.3线网 294.1.4寄存器 294.1.5位选择 294.1.6部分选择 294.1.7存储器单元 304.1.8函数调用 304.2操作符 304.2.1算术操作符 314.2.2关系操作符 334.2.3相等关系操作符 334.2.4逻辑操作符 344.2.5按位操作符 354.2.6归约操作符 364.2.7移位操作符 364.2.8条件操作符 374.2.9连接和复制操作 374.3表达式种类 38第5章门电平模型化 395.1内置基本门 395.2多输入门 395.3多输出门 415.4三态门 415.5上拉、下拉电阻 425.6MOS开关 425.7双向开关 445.8门时延 445.9实例数组 455.10隐式线网 455.11简单示例 465.122-4解码器举例 465.13主从触发器举例 475.14奇偶电路 47第6章用户定义的原语 496.1UDP的定义 496.2组合电路UDP 496.3时序电路UDP 506.3.1初始化状态寄存器 506.3.2电平触发的时序电路UDP 506.3.3边沿触发的时序电路UDP 516.3.4边沿触发和电平触发的混合行为 516.4另一实例 526.5表项汇总 52第7章数据流模型化 547.1连续赋值语句 547.2举例 557.3线网说明赋值 557.4时延 557.5线网时延 577.6举例 577.6.1主从触发器 577.6.2数值比较器 58第8章行为建模 598.1过程结构 598.1.1initial语句 598.1.2always语句 618.1.3两类语句在模块中的使用 628.2时序控制 638.2.1时延控制 638.2.2事件控制 648.3语句块 658.3.1顺序语句块 668.3.2并行语句块 678.4过程性赋值 688.4.1语句内部时延 698.4.2阻塞性过程赋值 708.4.3非阻塞性过程赋值 718.4.4连续赋值与过程赋值的比较 728.5if语句 738.6case语句 748.7循环语句 768.7.1forever循环语句 768.7.2repeat循环语句 768.7.3while循环语句 778.7.4for循环语句 778.8过程性连续赋值 788.8.
2024/11/28 20:22:43 4.72MB verilog
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普通高等及教育“十一五”国家级规划教材,清华大学出版。
本书共分14章,第一章介绍软件工程的基本概念、软件过程(包括CMM/CMMI)、软件过程模型、敏捷软件开发和CASE工具与环境;
第2章至第4章
2024/7/25 5:51:24 59.19MB 软件工程 钱乐秋 赵文耘 牛军钰
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编程演示三种存储管理方式的地址换算过程,分别为分页方式的地址换算,分段方式的地址换算,段页式的地址换算。
程序主要有三个功能,分别是分页方式的地址换算,分段方式的地址换算,段页式的地址换算。
Switch函数包含3个case语句,分别用page,Segment,SegPagt完成分页方式的地址换算,分段方式的地址换算,段页式的地址换算。
2024/6/15 14:45:39 1.81MB 编译原理 地址换算过程
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这是我自己做的一些labview的小程序,方便初学者使用和学习。
包括如下:case求平方根平均值最大值创建数组随机数李萨如图形公式节点的使用温度体积等
2024/6/3 11:04:55 78KB labview 李萨如 随机数 平均值
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实验一利用真值表法求取主析取范式以及主合取范式的实现实验名称:利用真值表法求取主析取范式以及主合取范式的实现实验目的:通过编程实现主析取范式以及主合取范式的真值表求法以巩固相关理论的掌握实验类型:验证实验学时:4实验环境:Windows+VC从屏幕输入含三个以内变量的合式公式(其中联结词按照从高到底的顺序出现)可用字符数组a记录输入的合式公式如:输入PQPQ!表示;
&表示;
|表示;
>表示;
-表示规范列出所输合式公式的真值表多重循环显示真值表(1表示T,0表示F,先1后0)PQA11?将赋值代入公式(可用数组b记录与a中变量对应的赋值)b[0/2/4/6]=-1,b[1/5]=P值,b[3/7]=Q值从左往右计算(用switcha[i]case对运算符进行处理):b[i+1]=!b[i+1]:b[i+1]=b[i-1]&&b[i+1]…
2024/5/7 17:40:15 251KB NJUPT C++
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  本实验为用lcd1602显示0到9之间顺序变化,考虑到状态较多,可通过case语句,每一句对应一个数字,从而实现在lcd1602上的显示。
2024/5/5 17:56:13 3KB verilog FPGA VHDL
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C状态机,switch-case版;
C状态机,查表法。
2024/4/28 21:48:46 33KB 状态机 查表法 switch-case
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适用于matlab中matpower工具箱case,标准的case库里面没有33bus,这个是标准ieee33bus配电网matpowercase
2024/4/14 7:51:03 5KB Matpower ieee 33
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡