自己总结的，自己试验了的，花了我两天光阴。

1.深入操作CPU的责任原理，搜罗ALU、抑制器、寄存器、存储器等部件的责任原理；
2.熟习以及操作指令体系的方案方式，并方案约莫的指令体系；
3.知道以及操作小型盘算机的责任原理，以体系的方式建树起零件不雅点；
4.知道以及操作基于VHDL语言以及TEC-CA硬件平台方案模子机的方式。
二、方案申请　　参考所给的16位试验CPU的方案与实现，体味其部份方案思绪，并知道该CPU的责任原理。
在此底子上，对于该16位的试验CPU（称为参考CPU）举行改造，以方案患上到一个8位的CPU。
总的申请是将原本16位的数据通路，改为8位的数据通路，总的申请如下：将原本8位的OP码，改为4位的OP码；
将原本8位的地址码（搜罗2个操作数），改为4位的地址码（搜罗2个操作数）。
　　在上述总申请的底子上，对于试验CPU的指令体系、ALU、抑制器、寄存器、存储器举行响应的改造。
详尽申请如下：更正指令格式，将原本指令长为16位的指令格式改为8位的指令长格式；
方案总共16条指令的指令体系。
此指令体系可所以参考CPU指令体系的子集，但参考CPU指令体系中A组以及B组中的指令起码都要选用2条。
另外，罕有的算术逻辑运算、跳转等指令要纳入所方案的指令体系；
方案8位的寄存器，每一个寄存器有1个输入端口以及2个输入端口。
寄存器的数目受控于每一个操作数的位数，详尽要看指令格式若何方案；
方案8位的ALU，详尽要实现哪些成果与指令体系无关。
方案时，不直接更正参考CPU的VHDL代码，而是改用相似以前底子试验时方案ALU的方式方案；
方案8位的抑制逻辑部件，详尽松散指令成果、硬布线逻辑举行更正；
方案8位的地址寄存器IR、法度圭表标准计数器PC、地址寄存器AR；
方案8位的存储器读写部件。
由于改用了8位的数据通路，不能直接付与DEC-CA平台上的2片16位的存储芯片，需要依据底子试验3的方式方案存储器。
此种方式不能经由DebugController下载测试指令，于是测试指令若何置入到存储器中是一个难点。
方案时，能够思考约莫点地把指令写去世在存储器中（可用于验证指令的实施），而后用只读方式读进去；
大概思考在reset的那一节奏里，实现存储器中待测试指令的置入；
（可选项）方案8位的数据寄存器DR；
（可选项）不直接方案存储器RAM，而是付与DEC-CA平台上的2片16位的存储芯片.在实现为了第9个申请的底子上，实现由Debugcontroller置入待测试指令；
（可选项）顶层实体，不是由BDF方式画图实现，而是用相似底子试验4（通用寄存器组）中方案顶层实体的方式，用VHDL语言来实现。
（可选项）自己构想　　行使方案好的指令体系，编写汇编代码，以便测试齐全方案的指令及指令波及的相关成果。
方案好测试用的汇编代码后，然后行使QuartusII软件附带的DebugController编写汇编编译法则。
接着，行使DebugController软件把汇编编译之后的二进制代码置入到所付与的存储器中，并对于方案好的8位CPU举行测试。

付与RAM实现计数器及FPGA成果：用一个10×8的双口RAM实现10个8位计数器，计数器的初值分别为1~10，时钟频率为1MHz，计数器计数频率为1Hz。
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