都是本人做的实验，内含以下文件：555.ms10Circuit1.ms10Circuit2.ms10CLOCK.ms10实验2.ms10实验3-一阶有源低通滤电路.ms10实验3-减法运算电路.ms10实验3-反相加法运算电路.ms10实验3-反相比例运算电路.ms10实验3-反相积分运算电路.ms10实验3-微分运算电路.ms10实验3-滞回比较器.ms10实验3-过零电压比较器.ms10实验6-乘法电路.ms10实验6-函数发生电路.ms10实验6-平方电路.ms10实验6-开方电路.ms10实验6-除法电路.ms10实验7-多谐振荡器.ms10实验7-大范围可调占空比方波发生器电路.ms10实验8-quanjiaqi.ms10实验8-优先编码器.ms10实验8-全加器电路.ms10实验8-用74ls153组成的全加器仿真电路.ms10实验8-译码器驱动指示灯电路.ms10差动放大器111.ms10
2024/6/1 20:54:48
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1、完成一个AMI编译码系统的设计，实现对输入信号进行编码以及进行译码输出等功能。
2、完成编译码系统中的各个组成模块的设计，包括输入、编码译码、输出等部分。
2、完成编译码系统中的各个组成模块的设计，包括输入、编码译码、输出等部分。
2024/5/27 19:12:04
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利用哈夫曼编码进行通信可以大大提高信道利用率，缩短信息传输时间，降低传输成本。
但是，这要求在发送端通过一个编码系统对待传数据预先编码，在接收端将传来的数据进行译码
但是，这要求在发送端通过一个编码系统对待传数据预先编码，在接收端将传来的数据进行译码
2024/5/17 19:02:46
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本实验要求设计一个简易的频率计，实现对标准的方波信号进行频率测量，并把测量的结果送到8位的数码管显示，所要求测量范围是1Hz~99999999Hz。
整个设计的基本原理就是对1秒钟之内输入的方波进行计数，把所得数据保存在计数器里，经过译码器处理之后，然后送往数码管显示。
这里采用的方案是在采样时钟的上升沿开始计数，然后在下一个上升沿把计数器里的数据送往数码管，并且把计数器清零，让其重新计数。
整个方案的实现主要分为四个模块：时钟分频(clk_div)模块、计数器模块(counter)、译码器模块(seg8)、扫描输出(saomiao)模块。
整个设计的基本原理就是对1秒钟之内输入的方波进行计数，把所得数据保存在计数器里，经过译码器处理之后，然后送往数码管显示。
这里采用的方案是在采样时钟的上升沿开始计数，然后在下一个上升沿把计数器里的数据送往数码管，并且把计数器清零，让其重新计数。
整个方案的实现主要分为四个模块：时钟分频(clk_div)模块、计数器模块(counter)、译码器模块(seg8)、扫描输出(saomiao)模块。
2024/5/14 10:38:37
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编码：functionoutput=cnv_encd(G,k0,input)%cnv_encd(G,k0,input),k0是每一时钟周期输入编码器的bit数，%G是决定输入序列的生成矩阵，它有n0行，L*k0列。
n0是输出bit数，%参数n0和L由生成矩阵G导出，L是约束长度。
L之所以叫约束长度%是因为编码器在每一时刻里输出序列不但与当前输入序列有关，%而且还与编码器的状态有关，这个状态是由编码器的前(L-1)k0。
%个输入决定的,通常卷积码表示为(n0,k0,m)，m=(L-1)*k0是编码%器中的编码存贮个数，也就是分为L-1段，每段k0个%有些人将m=L*k0定义为约束长度，有的人定义为m=(L-1)*k0%查看是否需要补0，输入input必须是k0的整数倍译码：functiondecoder_output=viterbi_decoder(G,k,channel_output)
n0是输出bit数，%参数n0和L由生成矩阵G导出，L是约束长度。
L之所以叫约束长度%是因为编码器在每一时刻里输出序列不但与当前输入序列有关，%而且还与编码器的状态有关，这个状态是由编码器的前(L-1)k0。
%个输入决定的,通常卷积码表示为(n0,k0,m)，m=(L-1)*k0是编码%器中的编码存贮个数，也就是分为L-1段，每段k0个%有些人将m=L*k0定义为约束长度，有的人定义为m=(L-1)*k0%查看是否需要补0，输入input必须是k0的整数倍译码：functiondecoder_output=viterbi_decoder(G,k,channel_output)
2024/4/21 15:35:36
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本文用Verilog语言实现了汉明码的编码和译码。
在介绍汉明码编码和译码原理的基础上,设计出了汉明码的编码器和译码器，写出了基于Verilog实现的源程序,并通过modelsim软件的仿真。
在介绍汉明码编码和译码原理的基础上,设计出了汉明码的编码器和译码器，写出了基于Verilog实现的源程序,并通过modelsim软件的仿真。
2024/4/21 5:50:56
323KB
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2,1,7卷积码的viterbi译码算法的FPGA实现,内容详细,而且附带源代码.rar
2024/4/13 12:54:29
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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