顶层counter，分频器输出经D触发器后时钟作为计数器时钟，计数器输出交通灯信号。
紧缩包中包含元件和源程序。
紧缩包中包含元件和源程序。
2022/9/4 8:32:42
254KB
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清华大学电子系微机原理课程设计题目。
4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中缀及跳转。
时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。
设计了Cache结构提高访存效率。
4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中缀及跳转。
时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。
设计了Cache结构提高访存效率。
2017/2/9 18:39:14
3.43MB
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设计基于ROM的正弦波发生器，对其编译，仿真。
具体要求： 1.正弦发生器由波形数据存储模块（ROM），波形发生器控制模块及锁存模块组成2.波形数据存储模块（ROM）定制数据宽度为8，地址宽度为6，可存储64点正弦波形数据，用MATLAB求出波形数据。
3.将50MHz作为输出时钟。
具体要求： 1.正弦发生器由波形数据存储模块（ROM），波形发生器控制模块及锁存模块组成2.波形数据存储模块（ROM）定制数据宽度为8，地址宽度为6，可存储64点正弦波形数据，用MATLAB求出波形数据。
3.将50MHz作为输出时钟。
2019/1/6 1:36:31
64KB
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清华大学电子系微机原理课程设计题目。
4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中缀及跳转。
时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。
设计了Cache结构提高访存效率。
4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中缀及跳转。
时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。
设计了Cache结构提高访存效率。
2015/9/18 19:23:53
3.42MB
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基于VHDL的CPU设计实现源码,一个简单的CPU设计与实现，CPU具有能完成一些简单的指令功能，如汇编言语中的MOV,ADD,SUB,OUT和HLT指令功能。
2021/4/6 18:48:26
91KB
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实验要求1.掌握可定时的八路数显抢答器的工作原理及其设计方法；
2.进一步熟悉74系列常用中规模集成芯片的使用，提高对硬件电路的分析能力；
3.进一步熟悉QartusII软件的使用；
4.学习较复杂的数字系统文本输入（VHDL、VerilHDL）和原理图输入的设计方法
2.进一步熟悉74系列常用中规模集成芯片的使用，提高对硬件电路的分析能力；
3.进一步熟悉QartusII软件的使用；
4.学习较复杂的数字系统文本输入（VHDL、VerilHDL）和原理图输入的设计方法
2017/4/23 23:14:46
75KB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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