使用qurtusII9.1设计并下载到SmartSOPC实验系统中。
本实验利用QuartusII软件，结合所学的数字电路的知识,采用自顶向下的分析方法。
首先分析了多功能数字钟的设计要求、所需实现的功能，然后分析了实现每个功能所需要的基础模块，最后进一步分析了各种基础模块。
在具体设计时，采用的是自底向上的设计方法。
首先设计各种基础模块，然后设计各种功能模块，最后进行综合设计。
本次设计除了实现基本的时钟电路外，还实现了整点报时、闹钟、日期、星期、秒表等多种功能：1．设计一个具有校时、校分，清零，保持和整点报时等功能的数字钟。
基于QuartusⅡ软件或其他EDA软件完成电路设计。
2．对该电路系统采用层次化的方法进行设计,要求设计层次清晰、合理。
3．完成顶层电路原理图的设计，编写相应功能模块的HDL设计程序。
4．对该电路系统进行功能仿真。
5．根据EDA实验开发系统上的FPGA芯片进行适配，生成配置文件或JEDEC文件。
6．将配置文件或JEDEC文件下载到EDA实验开发系统。
7．在EDA实验开发系统上调试、验证电路功能。

本资源为CMI和HDB3的编译码在Quartus_28.0下的代码，FPGA芯片型号是（Cyclone-EP1C3T144C8）将资源下载后放到D盘根目录下解压即可，其中pn目录下为pn序列模块的产生（含VHDL正确的源代码，详细的注释，波形仿真文件与图还有生成的原理图模块）；
bm目录下为CMI/HDB3的编码模块（含VHDL正确的源代码，详细的注释，波形仿真文件与图还有生成的原理图模块）；
ym目录下为CMI/HDB3的译码模块（含VHDL正确的源代码，详细的注释，波形仿真文件与图还有生成的原理图模块）；
cmiall目录下为CMI/HDB3的整个编译码整个系统（整个系统的原理图文件，已经连接好，下载到FPGA调试通过，观察到pn序列CMI/DB3译码前后示波器观察的波形正确无误），资源还含有实验结果示波器拍摄对比图，本资源相当有参考价值，希望对大家有帮助！

这是本人自己写的程序，加上注释，与大家分享，虽然平台是Xilinx，但是放在quartus里面一样能用啊！你了解的！！！

ModelSim13.1安装包（对应quartus版本16.0）

#首先安装QuartusII12.1(默认是32/64-Bit一起安装)：#用Quartus_II_12.1_x64破解器.exe破解C:\altera\12.1\quartus\bin64下的sys_cpt.dll和quartus.exe文件（运行Quartus_II_12.1_x64破解器.exe后,直接点击“应用补丁”，如果出现“未找到该文件。
搜索该文件吗？”，点击“是”，（如果直接把该破解器Copy到C:\altera\12.1\quartus\bin64下，就不会出现这个对话框，而是直接开始破解！）然后选中sys_cpt.dll，点击“打开”。
安装默认的sys_cpt.dll路径是在C:\altera\12.1\quartus\bin64下）。
#把license.dat里的XXXXXXXXXXXX用您老的网卡号替换(在QuartusII12.1的Tools菜单下选择LicenseSetup，下面就有NICID)。
#在QuartusII12.1的Tools菜单下选择LicenseSetup，然后选择Licensefile，最后点击OK。
#注意：license文件存放的路径名称不能包含汉字和空格，空格可以用下划线代替。
#备注：此软件在WindowsXP和Windows7的32/64位操作系统下都验证过了，没有问题！WindowsVista32/64因为微软都放弃了，所以没有验证，理论上应该可以正常使用。
#仅限于学习,不要用于商业目的!严禁贴到网上！！！#此软件已经通过了诺顿测试，在其它某些杀毒软件下，也许被误认为是“病毒”，这是杀毒软件智能化程度不够的原因，所以暂时关闭之。

VerilogHDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码，本模块的功能是验证实现和PC机进行基本的串口通信的功能。
需要在//PC机上安装一个串口调试工具来验证程序的功能。
//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控//制器，10个bit是1位起始位，8个数据位，1个结束//位。
串口的波特律由程序中定义的div_par参数决定，更改该参数可以实//现相应的波特率。
程序当前设定的div_par的值是0x145，对应的波特率是//9600。
用一个8倍波特率的时钟将发送或接受每一位bit的周期时间//划分为8个时隙以使通信同步.

FPGA期末课程设计最后做出来的成果。
小组成员熬了几个大夜，最后算是做出来一个比较满意的成果，当然啦，老师给的成绩也挺不错的。
项目一共分成三大模块，键盘控制模块+逻辑控制模块+显示模块。
工具：DE2-115实验板+VGA显示+键盘控制+QuartusⅡ13.0语言：Verilog+VDHL

课程设计。
基于quartus的verilog的HDB3编解码源代码(已验证)。

Quartus_II官方教程-中文版，pdf文档资料

用quartus5.0，分模块编写，然后组合

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。