在vivado2017.4中应用MIG模块生成的DDR3实例的约束文件，开发板为ZYNQ7350，采用Xilinx公司的Zynq7000系列的芯片，型号为XC7Z035-2FFG676。
2021/7/18 4:39:52
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1个HDMI输入，1个HDMI输出，1个3.5音频输入，1个3.5音频输出。
2GB-DDR3，2个USB2.0,1个LAN，已经调试通过，固件都已经打包好。
拿来就可以打板生产。
包括原理图，PCB，u-boot,kernel,rootfs。
2GB-DDR3，2个USB2.0,1个LAN，已经调试通过，固件都已经打包好。
拿来就可以打板生产。
包括原理图，PCB，u-boot,kernel,rootfs。
2021/11/2 18:36:44
31.35MB
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见了如此之多的DDR3文档，个人觉得写得最好的入门资料。
大家可以下载下来慢慢品味，对仿真上的一些指标也是讲的简单易懂。
重点就是通俗易懂。
大家可以下载下来慢慢品味，对仿真上的一些指标也是讲的简单易懂。
重点就是通俗易懂。
2020/1/1 8:24:27
3.04MB
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本人编写的基于MIGIP核的针对DDR3的读写测试电路，非自带的示例工程，可用于快速熟悉MIG用户接口的时序关系及使用方法。
压缩包内为Vivado工程，已成功上板调试。
附带testbench，tb里包含有DDR3仿真模型及wiredelay模块的使用方法，仅供参考。
压缩包内为Vivado工程，已成功上板调试。
附带testbench，tb里包含有DDR3仿真模型及wiredelay模块的使用方法，仅供参考。
2016/5/2 2:48:32
69.07MB
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本文基于xilinx公司的ARTIX-7系列芯片xc7a35t和cmos摄像头ov7725以及VGA显示屏搭建了一套硬件平台用以动态目标的检测跟踪。
使用vivado软件设计了各个系统模块的功能，本系统主要由5个模块构成：ov7725视频图像数据采集模块、数据缓存模块、DDR3读写控制模块、图像数据处理模块、VGA显示模块。
本文采用VerilogHDL硬件描述语言进行编程，先完成了对摄像头ov7725的驱动，通过摄像头采集的图像转为RGB565格式通过数据缓存模块存入DDR3之中，再通过数据缓存模块取出并通过背景差分法进行动态目标的检测，在进行先腐蚀后膨胀的数学形状学处理之后，采用基于颜色特征的匹配算法进行动态目标的跟踪，并最终在VGA显示屏上显示跟踪结果。
实验结果表明，在FPGA上采用合适的算法搭建系统能实时、准确的检测并跟踪动态目标。
使用vivado软件设计了各个系统模块的功能，本系统主要由5个模块构成：ov7725视频图像数据采集模块、数据缓存模块、DDR3读写控制模块、图像数据处理模块、VGA显示模块。
本文采用VerilogHDL硬件描述语言进行编程，先完成了对摄像头ov7725的驱动，通过摄像头采集的图像转为RGB565格式通过数据缓存模块存入DDR3之中，再通过数据缓存模块取出并通过背景差分法进行动态目标的检测，在进行先腐蚀后膨胀的数学形状学处理之后，采用基于颜色特征的匹配算法进行动态目标的跟踪，并最终在VGA显示屏上显示跟踪结果。
实验结果表明，在FPGA上采用合适的算法搭建系统能实时、准确的检测并跟踪动态目标。
2018/5/4 9:51:51
3.01MB
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ThisdocumentdefinestheLPDDR4standard,includingfeatures,functionalities,ACandDCcharacteristics,packages,andball/signalassignments.ThepurposeofthisspecificationistodefinetheminimumsetofrequirementsforJEDECcompliant4Gbthrough32Gbforx16x2channelSDRAMdevices.Thisdocumentwascreatedusingaspectsofthefollowingstandards:DDR2(JESD79-2),DDR3(JESD79-3),DDR4(JESD79-4),LPDDR(JESD209),LPDDR2(JESD209-2)andLPDDR3(JESD209-3).
2015/2/9 18:39:13
5.4MB
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内容名称：DDR3（AXI4接口）工程代码工程环境：XilinxVIVADO2018.3内容概要：使用XilinxVIVADO中的MIGIP核，设计了外部读写模块Verilog代码，并对读写模块进行封装，封装成一个类似BlockRAM/FIFO的黑盒子，以便在实际使用中直接调用外部接口。
本工程将核心参数（比如数据位宽、DDR突发长度、数据量大小等）设置成parameter，便于读者根据本身项目需求进行调整。
本工程经过FPGA上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
本工程将核心参数（比如数据位宽、DDR突发长度、数据量大小等）设置成parameter，便于读者根据本身项目需求进行调整。
本工程经过FPGA上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
2020/1/10 15:45:47
49.71MB
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内容名称：DDR3（APP/Naive接口）工程代码工程环境：XilinxVIVADO2018.3内容概要：使用XilinxVIVADO中的MIGIP核，读写位宽设置为128比特，并设计了外部读写模块Verilog代码，直接对Xilinx定义的APP接口进行操作。
本工程已经过Testbench测试无误，并已将仿真所需的头文件ddr3_model_parameters.vh和DDR3仿真模块文件ddr3_model.sv添加进工程中，读者下载后能直接进行仿真。
本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展现，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
本工程已经过Testbench测试无误，并已将仿真所需的头文件ddr3_model_parameters.vh和DDR3仿真模块文件ddr3_model.sv添加进工程中，读者下载后能直接进行仿真。
本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展现，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
2017/11/11 17:56:43
299.4MB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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