此资源是对一些特殊数据进行的分类，工程中的OTSU算法是利用HLS生成的IP核，在数据读入时进行一些处理，不能满足所无情况下的需求。
在具体的工程中，需要重新更新OTSU的IP核
在具体的工程中，需要重新更新OTSU的IP核
2018/11/2 20:28:23
181.13MB
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matlab终止以下代码分布式遗传算法（DGA）内容概述分布式遗传算法（DGA）是MATLAB脚本，其中包含搜索最佳/次优单极性二进制代码序列（以下称为遗传优化代码（GO-code））所需的所有功能，旨在提供最大可能的编码增益。
在此脚本中，一组输入参数是可调的，其中能量增强因子F_E可以根据给定系统进行修改。
与搜索过程相关的其他参数是固定的（请参阅“输入参数”一节），这归功于DGA的鲁棒性，它们在不同的搜索目标中保持高效。
另外，在演示中，我们提供了一种衰减趋势，以考虑到EDFA增益饱和，从而对代码序列包络进行衰减。
在实际系统中，这种衰减趋势由EDFA的规格确定，可以通过测量编码序列来估计。
系统要求硬体需求DGA只需要一台具有足够内存以支持内存中操作的标准计算机。
为了获得最佳功能，我们建议您使用以下规格的计算机：内存：16+GBCPU：4+核心，2.5+GHz/核心以下运行时来自具有推荐规格的计算机（16GB，4核@2.5GHz）。
软件需求DGA通过仅需要工作版本的MATLAB的MATLAB脚本来实现。
我们建议使用高于MATLABR2015
在此脚本中，一组输入参数是可调的，其中能量增强因子F_E可以根据给定系统进行修改。
与搜索过程相关的其他参数是固定的（请参阅“输入参数”一节），这归功于DGA的鲁棒性，它们在不同的搜索目标中保持高效。
另外，在演示中，我们提供了一种衰减趋势，以考虑到EDFA增益饱和，从而对代码序列包络进行衰减。
在实际系统中，这种衰减趋势由EDFA的规格确定，可以通过测量编码序列来估计。
系统要求硬体需求DGA只需要一台具有足够内存以支持内存中操作的标准计算机。
为了获得最佳功能，我们建议您使用以下规格的计算机：内存：16+GBCPU：4+核心，2.5+GHz/核心以下运行时来自具有推荐规格的计算机（16GB，4核@2.5GHz）。
软件需求DGA通过仅需要工作版本的MATLAB的MATLAB脚本来实现。
我们建议使用高于MATLABR2015
2018/7/14 17:03:04
452KB
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fpga-fft基于Bailey四步大型FFT算法的高度优化的流FFT核心：:数据输入/输出是连续的，帧之间没有间隙。
当前仅支持2的幂次方和定点数据。
资源使用率与XilinxFFTIP内核相当，对于普通大小，Fmax最多可进步30％。
Zynq-7000名称配置设备LUTFFsRAMB36DSP48E1最大值fft102424b数据，17b旋转，四舍五入XC7Z010-11648年40872个16350兆赫fft1024_wide32b数据，24b旋转，四舍五入XC7Z010-125086096332310兆赫fft1024_spdf_wide32b数据，24b旋转，四舍五入XC7Z010-132597101432310兆赫fft409624b数据，1
当前仅支持2的幂次方和定点数据。
资源使用率与XilinxFFTIP内核相当，对于普通大小，Fmax最多可进步30％。
Zynq-7000名称配置设备LUTFFsRAMB36DSP48E1最大值fft102424b数据，17b旋转，四舍五入XC7Z010-11648年40872个16350兆赫fft1024_wide32b数据，24b旋转，四舍五入XC7Z010-125086096332310兆赫fft1024_spdf_wide32b数据，24b旋转，四舍五入XC7Z010-132597101432310兆赫fft409624b数据，1
2017/8/18 22:02:05
940KB
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openstack官方只提供windowsserver2012r2版本的windows云镜像，其他版本的需要自己手动制造，本资源包为我自己整理的需要用到的安装包和制造教程。
可制造镜像包括但不限于WindowsServer2016,2019,Windows10。
使用openstack默认的实例类型会导致任务管理器里显示的cpu核数和设备管理器的cpu数量对不上，是因为win10支持的cpu插槽，即socket数最大为4，而默认实例类型是一个插槽对应1核cpu，所以默认最大支持4核，通过修改实例类型的插槽与每个插槽的cpu核数比例即可在让win10等客户端操作系统突破4核的限制。
具体方法参考https://www.cnblogs.com/gshelldon/p/14837726.html
可制造镜像包括但不限于WindowsServer2016,2019,Windows10。
使用openstack默认的实例类型会导致任务管理器里显示的cpu核数和设备管理器的cpu数量对不上，是因为win10支持的cpu插槽，即socket数最大为4，而默认实例类型是一个插槽对应1核cpu，所以默认最大支持4核，通过修改实例类型的插槽与每个插槽的cpu核数比例即可在让win10等客户端操作系统突破4核的限制。
具体方法参考https://www.cnblogs.com/gshelldon/p/14837726.html
2019/7/18 9:29:37
75B
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ParaPIV是一种基于PIVlab的粒子图像测速(PIV)并行处理工具。
它旨在在大规模并行机或多核计算机上无效地处理PIV图像。
由于PIV利用图像相关性来获得速度场，后处理总是很耗时，特别是对于湍流。
得益于MATLAB和现代先进计算机的分布式计算工具箱，ParaPIV能够在几分钟或几秒钟内计算出一万个图像帧。
使用6核inteli7CPUPC，ParaPIV分别比PIVlab1.32和PIVlab1.41快38倍和6.7倍。
要激活并行计算功能，请在MATLAB中打开ParaPIV，单击Analysis-＞ParallelComputing，然后选择要使用的CPU核数。
单击开始按钮启动并行池并等待几分钟。
并行池启动后，照常点击分析所有帧按钮，图像将在多核上传输和分析。
可以通过任务管理器监控CPU
它旨在在大规模并行机或多核计算机上无效地处理PIV图像。
由于PIV利用图像相关性来获得速度场，后处理总是很耗时，特别是对于湍流。
得益于MATLAB和现代先进计算机的分布式计算工具箱，ParaPIV能够在几分钟或几秒钟内计算出一万个图像帧。
使用6核inteli7CPUPC，ParaPIV分别比PIVlab1.32和PIVlab1.41快38倍和6.7倍。
要激活并行计算功能，请在MATLAB中打开ParaPIV，单击Analysis-＞ParallelComputing，然后选择要使用的CPU核数。
单击开始按钮启动并行池并等待几分钟。
并行池启动后，照常点击分析所有帧按钮，图像将在多核上传输和分析。
可以通过任务管理器监控CPU
2020/4/15 10:44:26
9.75MB
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Modelsimse是一款专业的HDL语言仿真软件，它能提供友好的仿真环境，是业界独一的单内核支持VHDL和Verilog混合仿真的仿真器。
它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。
它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。
2016/11/14 22:10:26
500.68MB
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内容名称：DDR3（AXI4接口）工程代码工程环境：XilinxVIVADO2018.3内容概要：使用XilinxVIVADO中的MIGIP核，设计了外部读写模块Verilog代码，并对读写模块进行封装，封装成一个类似BlockRAM/FIFO的黑盒子，以便在实际使用中直接调用外部接口。
本工程将核心参数（比如数据位宽、DDR突发长度、数据量大小等）设置成parameter，便于读者根据本身项目需求进行调整。
本工程经过FPGA上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
本工程将核心参数（比如数据位宽、DDR突发长度、数据量大小等）设置成parameter，便于读者根据本身项目需求进行调整。
本工程经过FPGA上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
2020/1/10 15:45:47
49.71MB
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内容名称：DDR3（APP/Naive接口）工程代码工程环境：XilinxVIVADO2018.3内容概要：使用XilinxVIVADO中的MIGIP核，读写位宽设置为128比特，并设计了外部读写模块Verilog代码，直接对Xilinx定义的APP接口进行操作。
本工程已经过Testbench测试无误，并已将仿真所需的头文件ddr3_model_parameters.vh和DDR3仿真模块文件ddr3_model.sv添加进工程中，读者下载后能直接进行仿真。
本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展现，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
本工程已经过Testbench测试无误，并已将仿真所需的头文件ddr3_model_parameters.vh和DDR3仿真模块文件ddr3_model.sv添加进工程中，读者下载后能直接进行仿真。
本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展现，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
2017/11/11 17:56:43
299.4MB
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XilinxSrio详解&IP核使用，还算比较有用的材料，尤其是对IP核接口各个信号的说明很有用，基本值得参考
2019/7/10 3:36:03
2.15MB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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