数字电路课程设计,包好各个模块的源码,时钟的基础功能:时钟设计有时、分、秒计数显示的功能,小时为24进制,分钟和秒为60进制以24小时循环计时;
有校时功能,可以分别对时和分进行单独校时;
还有整点报时功能。
2015/1/4 23:27:44 141KB 数字电路 Verilog HDL 时钟设计
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本程序设计实现的功能有:一、通过计时器8253实现秒、分、时的计数,即实现电子表计时功能。
二、通过8259产生7#中断实现时分显示形态和秒显示形态的切换功能。
三、通过8259产生6#中断实现对秒、分、时的修改设置功能。
(电子表采用24小时制) 对于功能一,电子表计时,则是通过将8253的计数器2置初值为4CE9H(十进制11625),并使其工作于方式2,采用二进制计数,然后,将out2接到IRQ1上,通过8259产生1#中断,从而完成对时间的计数。
由于OPCLK的频率为1.1625MHz.,故在程序中需在1#中断计数为100次后才对秒进行加1操作。
对于功能二,形态切换,则是通过在内存中设置一显示形态标志DISHM(默认为时分显示形态,初值为1),然后在有7#中断产生时,将DISHM的值与1求异或来完成形态标志的设置(1为时分显示形态,0为秒显示形态)。
对于功能三,时间修改,则在不同的显示形态下有不同的操作。
如果当前电子表处于时分显示形态,则得注意了!因为在程序中又加入了一个设置形态标志STH(默认为时的设置,初值为1)。
如果是在第一次对时分进行修改的话,只需通过向8255的C口置数,然后产生6#中断,便完成了对时的设置(C口置数均为BCD码)。
但是此后设置形态已经变为对分的设置了,如果此次并没有对分进行修改,那下一次切换到时分显示形态并要修改时间时便是从分开始设置的,如果对分进行了设置(产生了6#中断),程序又自动转入对时的设置形态。
而对秒的设置则简单多了,只需将显示形态切换到秒显示形态,然后对8255的C口置数,再产生6#中断便可对秒进行修改了。
程序会对C口输入的有效性进行检测。
2015/2/21 1:58:18 233KB 微机原理 接口 电子表
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基本部分:1)生成单音干扰、多音干扰、宽带噪声干扰、部分频带噪声干扰、宽带梳状谱干扰、线性调频干扰等6种通信干扰信号;
2)选择合适的特征参数,采用决策树法实现对上述干扰信号的识别,高斯白噪声信道,干噪比(JNR)为0~15dB,识别正确率大于95%。
扩展部分:选择合适的特征参数,采用NN或者SVM机器学习实现对上述干扰信号的识别,高斯白噪声信道,干噪比(JNR)为0~15dB,识别正确率大于95%。
实验次要完成了三部分工作。
1.通信干扰信号的生成。
对6种干扰信号进行了仿真。
2.特征参数的提取和讨论。
对时域和频域的参数进行了提取,分析了不同JNR下的参数变化趋势,以及不同干扰信号之间的差异。
3.基于特征参数的分类。
选择合适的特征参数,分别使用决策树法、支持向量机法以及神经网络法对干扰信号进行了分类。
2018/6/7 15:27:17 514KB 通信干扰信号识别 抗干扰通信
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设计内容及要求 1.可以显示时、分、秒;
2.具有校时功能,可以分别对时及分进行单独校时,使其校正到标准工夫;
3.计时过程具有报时功能,当工夫到达整点前10秒进行蜂鸣报时;
4.闹钟功能:可按设定的工夫报时。
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2024-04-09 15:03 15KB 钉钉 钉钉打卡