单周期的整个项目,在电脑上安装vivado即可添加项目,我个人使用的是15版的。
另外需要看波形图的,点击仿真,调理相关参数即可
2020/6/4 7:18:17 655KB CP verilog single computer
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单周期的整个项目,在电脑上安装vivado即可添加项目,我个人使用的是15版的。
另外需要看波形图的,点击仿真,调理相关参数即可
2020/6/4 7:18:17 655KB CP verilog single computer
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Xilinx设计环境的详细引见书籍,对Vivado开发环境进行了详细描述和引见,可以使读者对FPGA的开发流程有深入的了解。
Vivado的集成环境较为复杂,通过本书可以对此环境入门。
2017/9/22 23:09:03 64.88MB Vivado
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Vivado设计流程:引见了如何基于Vivado工具,利用VerilogHDL创建Vivado工程以及综合、仿真、实现和FPGA下板。
2021/2/12 17:51:52 1.92MB Verilo
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VerilogHDL完成奇偶分频器,二分频与三分频,Vivado仿真。
2021/7/22 19:06:10 107KB 二分频 三分频 VerilogHDL FPGA
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自己阅读XILINX FFT IP核整理的中文文档快速傅里叶变换v9.0IP核指南——Vivado设计套件引见:XilinxFFTIP核是一种计算DFT的有效方式。
特点:•前向变换(FFT)和反向变换(IFFT)在复数空间,并且可以在运行的同时进行选择配置•变换点数范围:N=2^m,m=3~16•数据精度范围:b_x=8~34•相位精度范围:b_w=8~34•算术处理方式:不放缩(全精度)定点放缩定点块浮点•输入数据定点数类型和浮点数类型•舍入或者截尾•数据和相位存储:块RAM和分布式RAM•运行时可配置变换点数•放缩定点时放缩方案在运行时可实时配置•输出数据顺序:自然顺序和比特或字节反转顺序•数字通信系统应用中插入CP选项•四种传输方式:流水线基四突发型基二突发型简化基二突发型•输入输出都由AXI4-Stream协议控制•丰富的状态接口(eventsignals)•可选择实时和非实时模式•优化选项:复数乘法器模式蝶形运算结构•多通道同时进行变换运算:通道数范围1~12
2019/9/10 14:34:52 57KB FFT IP核
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ebaz4205的uboot对应的vivado工程。
可以正常使用以太网。
udpserver和udpclient功能测试无丢包。
uboot下tftp速度1.7M/s。
2021/9/3 2:29:53 20.51MB ebaz4205 zynq IP101GA 以太网
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这个资源的SPI_salver部分主要来源于博客,我本人修改了一部分。
SPI_master部分是我本人写的,同时添加了testbench文件,在vivado平台上仿真通过,K7硬件上也验证成功。
建议先看我的博客再下载。
2015/7/22 19:46:52 4KB verilog FPGA SPI master
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三本书:(1)XilinxFPGA使用进阶通用IP核详解和设计(2)XilinxFPGA权威设计指南(3)vivado从此开始
2017/4/18 14:02:26 45.32MB fpga
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使用Vivado完成直接型结构IIR滤波器VerilogHDL设计,含testbench与仿真,仿真结果优秀;
具体阐明可参考本人博客。
CSDN博客搜索:FPGADesigner
2022/9/30 17:29:17 1.55MB FPGA IIR Vivado Verilog
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡