实现实时时钟，电源拔插时间不重置（内置电池供电维持时间变化）。
功能有查看日期，查看星期，查看闹钟和分别的调整时间，调整日期，调整闹钟，调整星期。
且默认情况下不可以调整，当按下可调控键之后才可以调整、再次按可调控键关闭变为不可调整状态。
还有整点报时功能（有个小瑕疵就是闹钟正好是整点的时候和这个整点报时同时间的时候不会报时和闹钟，这个很容易改好，因为下午3点要答辩了，懒得改了机子老是写不进去，学校穷便宜机子没办法）。
然后这个闹钟可以设置星期几几点闹也可以设置为普通的每天的这个时间点闹铃，这些都是可以调控的。
时钟所有的功能都有，只差一个秒表，，这个很简单，，，外部中断来一个或者定时器T1中断来一个都可以，我没弄，因为我这个已经代码很长了，头疼、加中断还得加显示函数和秒表变化函数if分大于60时++啥的，但因为这个采用的显示是低四位高四位控制的，我强行加一个也比较麻烦所有就没加了。
欢迎下载干货，难看懂的都有备注，写了断断续续一周+时间左右（恕在下才疏学浅，因为书上上课的时候没学过I2C总线和pcf8563所以写的比较久。
）部分代码如下：#defineMAIN_Fosc22118400L//定义主时钟频率也是计数计时周期一秒的计数值#include"STC15Fxxxx.H"/***********************************************************/#defineDIS_DOT0x20#defineDIS_BLACK0x10#defineDIS_0x11/******************************用户定义宏***********************************/#defineTimer0_Reload(65536UL-(MAIN_Fosc/1000))//Timer0中断频率,1000次/秒频率倍数计数即周期周期为1秒除以一千就是1000次每秒/*****************************************************************************//*************本地常量声明**************/u8codet_display[]={//标准字库//0123456789ABCDEF//共阴0x3F,0x06,0x5B,0x4F,0x66,0x6D,0x7D,0x07,0x7F,0x6F,0x77,0x7C,0x39,0x5E,0x79,0x71,//black-HJKLNoPUtGQrMy0x00,0x40,0x76,0x1E,0x70,0x38,0x37,0x5C,0x73,0x3E,0x78,0x3d,0x67,0x50,0x37,0x6e,0xBF,0x86,0xDB,0xCF,0xE6,0xED,0xFD,0x87,0xFF,0xEF,0x46};//0.1.2.3.4.5.6.7.8.9.-1u8codeT_COM[]={0x01,0x02,0x04,0x08,0x10,0x20,0x40,0x80};//位码取反就是书上213面0从低位到高位/*************IO口定义**************/sbitP_HC595_SER=P4^0;//pin14SERdatainputsbitP_HC595_RCLK=P5^4;//pin12RCLkstore(latch)clocksbitP_HC595_SRCLK=P4^3;//pin11SRCLKShiftdatac

南邮的软件设计，你基本不能在其他地方找到，我用这个通过了，拿了75分，因为我答辩得好。
功能差一个就完成。

在stm32单片机上，用IO口的上升沿和下降沿终端设计的I2C从机代码。
测试通过。
所有过程用状态机来控制，没有cpu空延时。
核心代码和单片机相关代码分开，方便移植。
主要用在项目验证和学习交流！

和CSDN上的同名博客想配套的程序，基于stm32，使用定时器来实现控制IO口输出PWM波形，从而是LED灯出现类似呼吸的现象。

废话不说了，下面进入正题，学习FPGA经历了这么几个阶段：①、Verilog语言的学习，熟悉Verilog语言的各种语法。
②、FPGA的学习，熟悉QuartusII软件的各种功能，各种逻辑算法设计，接口模块(RS232,LCD,VGA,SPI,I2c等)的设计，时序分析，硬件优化等，自己开始设计简单的FPGA板子。
③、NiosII的学习，熟悉NiosII的开发流程，熟悉开发软件(SOPC,NiosIIIDE),了解NiosII的基本结构，设计NiosII开发板，编写NiosIIC语言程序，调试板子各模块功能。
先来说说第一个阶段，现在主要的硬件描述语言有VHDL，Verilog两种，在本科时老师一般教VHDL，不过现在Verilog用的人越来越多，其更容易上手(与C语言语法比较类似),也更灵活，现在的IC设计基本都用Verilog。
像systemC，systemVerilog之类的应该还在萌芽阶段，以后可能会有较大发展。
鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。
其实有C语言的基础，学起Verilog的语言很简单，关键要有并行的概念，所有的module，assign，always都是并行的，这一点与软件语言有明显不同。
这里推荐几本评价比较好的学习Verilog的书籍：①、《verilog数字系统设计教程》，这本书对于入门是一本很好的书，通俗易懂，让人很快上手，它里面的例子也不错。
但本书对于资源优化方面的编程没有多少涉及到。
②、《设计与验证VerilogHDL》，这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。
学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。
Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果，下面就介绍我学习的第二个阶段。
刚开始我拿了实验室一块CPLD的开发板做练习，熟悉QuartusII的各种功能，比如IP的调用，各种约束设置，时序分析，Logiclock设计方法等，不过做到后面发现CPLD的资源不太够(没有内嵌的RAM、不能用SignalTapII，LE太少等)，而实验室没有FPGA开发板，所以就萌生了自己做FPGA开发板的意图，刚好Cadence我也学的差不多了，就花了几天时间主要研究了FPGA配置电路的设计，在板子上做了Jtag和AS下载口，在做了几个用户按键和LED，其他的口全部引出作为IO口，电路比较简单，板子焊好后一调就通了(心里那个爽啊...)。
我选的FPGA是cycloneII系列的EP2C5，资源比以前的FPGA多了好几倍，还有PLL，内嵌的RAM，可以试试SignalTapII，用内嵌的逻辑分析仪测试引脚波形，对于FPGA的调试，逻辑分析仪是至关重要的。
利用这块板子我完成了项目中的几个主要功能：RS232通信，指令译码，配置DDS，AD数据高速缓存，电子开关状态设置等，在实践中学习起来真的比平时快很多，用到什么学什么动力更大。
这个时候我主要看的数据有这几本感觉比较好：①、《AlteraFPGA/CPLD设计（基础篇）》：讲解一些基本的FPGA设计技术，以及QuartusII中各个工具的用法（IP，RTL，SignalProbe，SignalTapII，TimingClosureFloorplan，chipEditor等），对于入门非常好。
②、《AlteraFPGA/CPLD设计（高级篇）》：讲解了一些高级工具的应用，LogicLock，时序约束很分析，设计优化，也讲述了一些硬件编程的思想，作为提高用。
③、《FPGA设计指南--器件，工具和流程》：这本书看了他的目录忍不住就买了，这本书讲述了FPGA设计的各个方面，虽然每个方面都是点到为止，但能让你有个整体的概念，了解FPGA的所有设计功能，了解FPGA开发的整个流程。

在STM8S003最小系统上用IO口模拟IIC总线，读取PCF8563时钟芯片。

本程序通过51单片机的普通IO口，模拟IIC的总线时序，并且通过IIC总线向24C02的EEPROM写入数独，并且读出EEPROM的数据。

利用GPIO控制无源蜂鸣器发声，播放音乐。
使用SysTick延时，使用位带操作寻址IO口引脚。

最简单的外围硬件的电容触摸感应解决方案，希望能对大家有点启发

在STM32或者51下实现用一片TM1640芯片控制8X16点阵，可实现点阵自己DIY显示，动态显示，移屏操作，只用到两个32单片机IO口即可控制，大大减少了对于单片机资源的占用。

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。