ASK是数字调制解调系统中最简单的,特别适合初学者学习FPGA开发,文档中有i详细的ASK调制解调模块
2024/12/21 13:31:20 1KB ASK FPGA
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基于spartan3火龙刀系列FPGA开发板制作的VGA实验例程.7z
2024/10/1 11:20:23 7KB 基于spartan3火龙刀系列F
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Gardner算法FPGA开发工程数控振荡器及插值间隔产生模块farrow插值滤波器模块Gardner定时误差检测及环路滤波器模块
2024/9/21 16:27:26 1.07MB Gardner VHDL 通信信号处理
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特别好的FPGA开发资料,用不同的思想教人很快掌握FPGA的开发流程。
26.73MB FPGA
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它具有计时功能。
此秒表有两个按键(reset,start)按下reset键后,秒表清零,按下start键后,开始计时,再次按下start键后,停止计时,用FPGA开发板上的两个七段数码管显示时间(以秒为单位),计时由0到59循环。
高级要求(可选):实现基本要求的前提下,增加一个按键(select),用于轮流切换两个七段数码管分别显示百分之一秒,秒,分钟。
规格说明:1.通过按下reset键(异步复位),将秒表清零,准备计时,等检测到start键按下并松开后,开始计时。
如果再次检测到start键按下并松开后,停止计时。
通过不断检测start键,来确定秒表是否开始计时2.在秒表计时时,七段数码管能够循环的由00…59,00…59…。
3.开始默认两个七段数码管显示秒,在检测到select键按下并松开后,数码管切换到显示分钟,再次检测到select键按下并松开后,数码管切换到显示百分之一秒,当再次检测到select键按下并松开后,数码管切换到重新显示秒。
4.在秒表停止时,数码管依然能够正常切换显示百分之一秒,秒,分钟。
5.本实验使用FPGA板:basys3(建project时,需要选择该芯片的型号)。
1.3MB VHDL
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RTL8211EG千兆网开发测试程序,编译通过并测试,可放心使用,需要开发千兆网的朋友,可以参考下这个程序。
2024/8/11 5:40:58 7.23MB 千兆网 FPGA
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这是一个基于verilog的小数分频,在FPGA开发设计中,分频模块必不可少的会用到。
2024/7/2 9:48:22 292KB verilog 小数分频
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VHDL转换verilog工具软件绿色版,亲测可用。
绝对是FPGA开发人员必备利器
2024/6/12 16:27:48 38.51MB vhdl verilog
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介绍:目录前言2第一章、为什么工程师要掌握FPGA开发知识?5第二章、FPGA基本知识与发展趋势72.1FPGA结构和工作原理72.1.1梦想成就伟业72.1.2FPGA结构82.1.3软核、硬核以及固核的概念152.1.4从可编程器件发展看FPGA未来趋势15第三章、FPGA主要供应商与产品173.1.1赛灵思主要产品介绍17第四章、FPGA开发基本流程294.1典型FPGA开发流程与注意事项294.2基于FPGA的SOC设计方法32基于FPGA的典型SOC开发流程为32第五章、FPGA实战开发技巧335.1FPGA器件选型常识335.1.1器件的供货渠道和开发工具的支持335.1.2器件的硬件资源335.1.3电气接口标准345.1.4器件的速度等级355.1.5器件的温度等级355.1.6器件的封装355.1.7器件的价格355.2如何进行FPGA设计早期系统规划365.3.综合和仿真技巧375.3.1综合工具XST的使用375.3.2基于ISE的仿真425.3.3和FPGA接口相关的设置以及时序分析455.3.4综合高手揭秘XST的11个技巧515.4大规模设计带来的综合和布线问题525.5FPGA相关电路设计知识54FPGA开发全攻略—工程师创新设计宝典上册基础篇5.5.1配置电路545.5.2主串模式——最常用的FPGA配置模式565.5.3SPI串行Flash配置模式585.5.4从串配置模式625.5.5JTAG配置模式635.5.6SystemACE配置方案645.6大规模设计的调试经验685.6.1ChipScopePro组件应用实例685.7FPGA设计的IP和算法应用745.7.1IP核综述745.7.2FFTIP核应用示例755.8赛灵思FPGA的专用HDL开发技巧795.8.1赛灵思FPGA的体系结构特点795.8.2赛灵思FPGA芯片专用代码风格79ISE与EDK开发技巧之时序篇835.10新一代开发工具ISEDesignSuit10.1介绍855.10.1ISEDesignSuit10.1综述855.10.2ISEDesignSuit10.1的创新特性855.11ISE与第三方软件的配合使用技巧925.11.1SynplifyPro软件的使用925.11.2ModelSim软件的使用995.11.3SynplifyPro、ModelSim和ISE的联合开发流程1045.11.4ISE与MATLAB的联合使用1055.12征服FPGA低功耗设计的三个挑战1085.13高手之路——FPGA设计开发中的进阶路线111附录一、FPGA开发资源总汇112附录二、编委信息与后记113附录三、版权声明114
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可以添加到visio里用来画波形图,特别适合做fpga开发设计。
十分方便开发者使用Visio设计时序图。
2024/3/13 20:21:43 139KB Visio时序图 FPGA时序图
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡