本模板自带eyoucms内核,无需再下载eyou系统,原创设计、手工书写DIV+CSS,完美兼容IE7+、Firefox、Chrome、360浏览器等;
主流浏览器;
结构容易优化;
多终端均可正常预览。
2025/5/6 16:25:40 31.66MB eyoucms
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也用此网站做毕业设计,完美通过
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ros完美版本集合,ros大玩家视频教程,ros大玩家教案ros完美版本集合,ros大玩家视频教程,ros大玩家教案
2025/5/5 6:06:50 70B ROS RO
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你很快就会发现基于数据的工作会变得多么广泛和美妙。
通过一系列的个人故事,该领域的39位最佳数据从业者解释了他们是如何为各式各样的项目来开发简单而又优雅的解决方案,包括从火星着陆器到电台司令(radiohead)的视频,以及更多。
通过这本书,你可以:·探索大量在线数据集内在的机会和挑战·了解如何使用地图和数据糅合来可视化城市犯罪趋势·发现众包和透明度如何推进了药品研究的状态·理解新数据如何能在覆盖先前数据时提醒用户·了解处理dna数据所需的巨量基础设施
2025/5/5 1:27:28 32.04MB 大数据 数据分析 众包 可视化
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altiumdesigner是AD公司推出的一款相当完美的绘图软件。
这个教程是基于AltiumDesigner09版本的,适合初学者使用。
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这是一款非常好用的倒计时软件,纯绿色,无病毒,适合演讲、汇报等场合进行计时。
永远显示在最前端可缩小显示为工具条,可移动,不遮挡屏幕主体内容可正常显示,可移动也可全屏显示可自定义倒计时的时间可设置中间提醒时间可设置提醒声音和倒计时终止声音设置提醒后,提醒时间到了,时间会闪烁。
可设置倒计时结束时的显示样式,比如,结束全屏显示,遮挡住PPT页,强制结束,棒极了!如果结束后全屏,还可自定义显示的图片:您的演讲到时啦!全屏显示时,可自定义右下角的显示内容,可以写你的单位或本次活动标题。
总之,找了很多,觉得这款倒计时软件非常完美了!
2025/5/4 18:32:33 643KB 倒计时 绿色 适合演讲汇报
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JAVA收发USB串口数据,内有使用说明,已去掉无用文件为jdk安装路径如有任何问题可以联系楼主重新调整5积分
2025/5/3 14:43:49 149KB JAVA 串口 COMM USB
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一整个项目,下载后能轻易读懂代码。
控制效果达到了一等奖水平,但是由于摄像头的清晰度和帧数仍不够,所以控制效果没有达到完美的程度。
有条件的可以使用更好的硬件。
这是基于STM32F103C8T6核心板和OPENMV的板球控制系统,显示界面由OLED(IIC协议)显示。
不包含OPENMV程序,openmv程序请自行使用颜色识别DEMO加串口通讯
2025/5/2 5:25:30 3.31MB openmv 板球 电子设计竞赛
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完美解决importcv2出现ImportError:DLLloadfail:找不到指定模块,所需要的dll文件
2025/4/25 14:19:30 37.91MB python opencv cv2 DLL
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此为PDF电子书.要源码的见我其他下载资源.总共4个分卷,此为第1个.下全了才能正常解压.国内电子设计界著名教授北航夏宇闻又一力作!本书是《Verilog数字系统设计教程》(第2版)的姊妹篇。
内容简介回到顶部↑VerilogSOPC高级实验教程是为学习Verilog语言之后,想在FPGA上设计并实现嵌入式数字系统的人们而专门编写的。
本实验教程是《Verilog数字系统设计教程》(第2版)的后续课程,是姊妹篇。
本书通过由浅入深的10个实验,详细地介绍了ModelSim6.0和QuartusⅡ8.1的操作步骤,扼要地介绍了QuartusⅡ8.1的主要设计资源和SOPCBuilder等工具的应用方法,并阐述了如何配合自己设计的Verilog模块和FPGA中的内嵌处理器NiosⅡ等现成IP资源,设计并实现高性能嵌入式硬件/软件系统。
本实验教程也可以作为集成电路设计专业系统芯片(SoC)前端逻辑设计和验证课程的实验教材。
为了使阐述的内容更加具体,本教程中的每个实验均选用AlteraFPGA(型号为CycloneⅡEP2C35F672C8)实现,并在革新科技公司专业级实验平台GXSOC/SOPC运行通过。
本书可作为电子信息、自动控制、计算机工程类大学本科高年级学生和研究生的教学用书,亦可供其他工程技术人员自学与参考。
目录回到顶部↑第1讲ModelSimSE6.0的操作 1.1创建设计文件的目录 1.2编写RTL代码 1.3编写测试代码 1.4开始RTL仿真前的准备工作 1.5编译前的准备、编译和加载 1.6波形观察器的设置 1.7仿真的运行控制 总结 思考题第2讲Quartus8.1入门 2.1QuartusⅡ的基本操作知识 2.2QuartusⅡ的在线帮助 2.3建立新的设计项目 2.4用线路原理图为输入设计电路 2.5编译器的使用 2.6对已设计的电路进行仿真 2.7对已布局布线的电路进行时序仿真 总结 思考题.第3讲用Altera器件实现电路 3.1用CycloneⅡFPGA实现电路 3.2芯片的选择 3.3项目的编译 3.4在FPGA中实现设计的电路 总结 思考题第4讲参数化模块库的使用 4.1在QuartusⅡ下建立引用参数化模块的目录和设计项目 4.2在QuartusⅡ下进入设计资源引用环境 4.3参数化加法-减法器的配置和确认 4.4参数化加法器的编译和时序分析 4.5复杂算术运算的硬件逻辑实现 总结 思考题第5讲锁相环模块和SignalTap的使用第6讲QuartusⅡSOPCBuilder的使用第7讲在NiosⅡ系统中融入IP第8讲LCD显示控制器IP的设计第9讲BitBLT控制器IP第10讲复杂SOPC系统的设计本书的结束语附录GXSOC/SOPC专业级创新开发实验平台
2025/4/23 21:32:17 11.44MB Verilog SOPC FPGA
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡