用VHDL编的简易CPU，可完成加减乘法移位等功能。
里面有一个8位和一个16位的CPU设计方案。
并且有完整的设计文档，特别适合学生的设计使用

快速分割在x86上分割两个64位无符号整数的时间可能不应该比硬件div指令快，但是确实如此。
快约30％。
从技术上讲，硬件div指令将128位分子除以64位分母，但是没有理由它无法检查空的高位或具有64位版本。
更糟糕的是，很少使用128位功能，因为如果结果不适合64位，则会因硬件异常而爆炸！（而不是像大多数算术指令一样，返回截断的结果并设置一些标志）。
因为对于给定的分母/除数，许多工作是可预计算的，所以还提供了一个类，使您可以执行此预计算，然后将不同的分子重复除以同一分母。
由于该实现完全没有任何分支或内存访问，因此它也不会泄漏有关其自变量的任何边信道信息（至少不通过计时或内存！），因此对于加密应用程序在实际改进的同时可能很有用性能。
理论：首先，在计算出floor(2^64/D)要格外小心。
第一个正确的结果位是通过前导零计数获得的，第二个正确的位是通过移位获得的，然

基本逻辑门实验简单组合逻辑电路设计、组装与调测试三态门特性研究与典型应用中规模集成电路功能测试及应用加法器设计与实现触发器移位寄存器及其应用时序电路分析集成计数器及应用四相时钟分配器设计

74hc165移位寄存器的protues仿真应用，51单片机程序代码

卷积码是在信息序列通过有限状态移位寄存器的过程中产生的。
通常，移存器包含N级(每级A比特)，并对应有基于生成多项式的m个线性代数方程，输入数据每次以A位(比特)移入移位寄存器，在此同时有n位(比特)数据作为己编码序列输出，编码效率为A／n。
参数N被称作约束长度，它指明了当前的输出数据与多少输入数据有关。
它决定了编码的复杂度。
译码器的功能就是，运用一种可以将错误的发生减小到最低程度的规则或方法，从已编码的码字中解出原始信息。
在信息序列和码序列之间有一对一的关系。
此外，任何信息序列和码序列将与网格图中的唯一一条路径相联系。
因而，卷积译码器的工作就是找到网格图中的这一条路径。
Viterbi算法可被描述如下；
把在时刻i，状态所对应的网格图节点记作，每个网相节点被分配一个值。
节点值按如下方式计算：(1)设，。
(2)在时刻i，对于进入每个节点的所有路径计算其不完全路径的长度。
(3)令为在i时刻，到达与状态。
相对应的节点的最小不完全路径长度。
通过在前一节点随机选择一条路径就可产生新的结果。
非存留支胳将从网格图中删除。
以这种方式，可以从。
处生成一组最小路径。
(4)当L表示输入编码段的数目，其中每段为k比特，m为编码器中的最大穆存器的长度，如果，那么令，返回第二步。
一旦计算出所有节点值，则从时刻，状态。
开始，沿网格图中的存留支路反向追寻即可。
这样被定义的支路与解码输出将是一一对应的。
关于不完全路径长度，硬判决解码将采用Hamming距离，而软判决解码将采用Euclidean距离。

本人华师大研究生，曾鹏老师开设了密码学课程，期末作业基本都是课后作业，开卷考试，为应付考试，用python编写了这么一堆代码，解决各种密码问题，有些网上搜的，有些自己写的，主要是：移位密码、代换密码、仿射密码、维吉尼亚密码、希尔密码、RSA密码、Rabin、ELGammal等密码的加密解密、求密钥、求各种值都有。

移位寄存器及其应用

简单的Verilog语言编写的八位运算器，实现加减与或移位自增自减等运算，可以判断结果是否为0，是否有进位。
仿真波形图为没加仅为检测之前的，运行环境MaxPlus。
写的不好，求轻喷

8位verilog乘法器，简单易懂，采用移位相加的方法写成！

数电实验74LS194移位寄存器multisim仿真程序已调试，避免雷同，自己修改一点点，可直接使用。

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。