综合布线工程的总体目的是：建树高速、先进、牢靠的综合布线体系，反对于语音以及数据传输，反对于多种收集尺度（如快捷以太网、千兆以太网、ATM等）的实现，以及反对于B-ISDN（宽带综合破产数据网）收集效率。
精采的布线体系保障10年不落伍，为大学校园的盘算机收集管理与责任提供便捷、快捷、准确以及清静的效率。
本资料胪陈了校园建树四大首要部份：校园网体系（含综合布线），校园广播体系，清静保卫体系，有线电视体系。
资料共54页，内容片面美满，对于有相关需要的用户有有名贵的借鉴意思以及参考价钱。
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2023/4/7 6:12:58
3.65MB
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德州仪器ADS8555的全套资料，搜罗芯片手册，以及画好的PCB电路图，直接能够出电路板。
ADS8555是16位的6通道的高速AD，SixSARADCsGroupedinThreePairsMaximumDataRatePerChannelWithInternalClockandReference:630kSPS(Parallel)or450kSPS(Serial)MaximumDataRatePerChannelWithExternalClockandReference:800kSPS(Parallel)or500kSPS(Serial)
ADS8555是16位的6通道的高速AD，SixSARADCsGroupedinThreePairsMaximumDataRatePerChannelWithInternalClockandReference:630kSPS(Parallel)or450kSPS(Serial)MaximumDataRatePerChannelWithExternalClockandReference:800kSPS(Parallel)or500kSPS(Serial)
2023/4/2 11:16:48
2.54MB
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2014年钻研生数学建模-E题-前三问的matlab法度圭表标准+论文2014年天下钻研生数学建模竞赛E题乘用车物流运输方案下场整车物流指的是依据客户定单对于整车快捷配送的全进程。
随着我国汽车产业的高速阻滞，整车物流量，尤为是乘用车的整车物流量快捷削减。
随着我国汽车产业的高速阻滞，整车物流量，尤为是乘用车的整车物流量快捷削减。
2023/3/29 18:15:25
2.18MB
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FX2N源码V3.8版，法度圭表标准框架明晰，反对于丰厚PLC指令，自己亲自测试代码，PLC法度圭表标准与三菱GXWorks美满兼容假如感应宝物好反对于AD/DA模数以及数模转换反对于modbus总线通讯反对于高速脉冲输入成果PLSY反对于RS232触摸屏通讯反对于RTC时钟反对于浮点运算
2023/3/28 0:04:21
25.12MB
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DDS原理的详尽介绍，DDS是直接数字式频率剖析器(DirectDigitalSynthesizer)的英文缩写，是一项关键的数字化本领。
与传统的频率剖析器相比，DDS具备低资源、低功耗、高分说率以及快捷转换功夫等短处，普及使用在电信与电子仪器规模，是实现配置配备枚举全部字化的一个关键本领。
DDS芯片中首要搜罗频率抑制寄存器、高速相位累加器以及正弦盘算器三个部份(如Q2220)。
频率抑制寄存器能够串行或者并行的方式装载并寄存用户输入的频率抑制码;而相位累加器依据频率抑制码在每一个时钟周期内举行相位累加，患上到一个相位值;正弦盘算器则对于该相位值盘算数字化正弦波幅度(芯片普齐全过查表患上到)。
DDS芯片输入的普通是数字化的正弦波，于是还需经由高速D/A转换器以及低通滤波器才气患上到一个可用的模拟频率信号。
与传统的频率剖析器相比，DDS具备低资源、低功耗、高分说率以及快捷转换功夫等短处，普及使用在电信与电子仪器规模，是实现配置配备枚举全部字化的一个关键本领。
DDS芯片中首要搜罗频率抑制寄存器、高速相位累加器以及正弦盘算器三个部份(如Q2220)。
频率抑制寄存器能够串行或者并行的方式装载并寄存用户输入的频率抑制码;而相位累加器依据频率抑制码在每一个时钟周期内举行相位累加，患上到一个相位值;正弦盘算器则对于该相位值盘算数字化正弦波幅度(芯片普齐全过查表患上到)。
DDS芯片输入的普通是数字化的正弦波，于是还需经由高速D/A转换器以及低通滤波器才气患上到一个可用的模拟频率信号。
2023/3/26 17:41:04
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JTGD80-2006高速公路交通工程及沿线配置配备枚举方案通用尺度.pdf
2023/3/26 7:04:09
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密码：1234513.1版本削减了一些新成果，譬如动态重新配置配备枚举FPGA成果、以及高速收发器无关的新成果、免费的IP等等，老的13.1版本破解器不破解这些新成果。
由于Altera为了反破解，把一部份新成果对于应的加密点松散到另外的一个dll文件外面了
由于Altera为了反破解，把一部份新成果对于应的加密点松散到另外的一个dll文件外面了
2023/3/24 14:19:02
173KB
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电气自动化材料，多年总结的经验，一定是可以用得到的，大家好好保存，谢谢大家，有问题可以随时联系我，其他材料也很多，大家都看看，谢谢
2023/3/18 6:51:50
2.92MB
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本设计是采用EDA技术设计的一种8B/10B编解码电路,实现了在高速的串行数据传输中的直流平衡。
利用verilogHDL逻辑设计语言，经过modelsim、quartusII的仿真和下载验证，实现其编码和解码的功能。
该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。
采用VerilogHDL描述、modelsim10.2a进行功能仿真、QuartusII13.1进行FPGA逻辑综合和适配下载，最初在Alter公司的CycloneIVE的芯片EP4CE6F17C8上实现并完成测试。
资源包中附有quartusII的项目文件和代码,直接打开即可使用。
利用verilogHDL逻辑设计语言，经过modelsim、quartusII的仿真和下载验证，实现其编码和解码的功能。
该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。
采用VerilogHDL描述、modelsim10.2a进行功能仿真、QuartusII13.1进行FPGA逻辑综合和适配下载，最初在Alter公司的CycloneIVE的芯片EP4CE6F17C8上实现并完成测试。
资源包中附有quartusII的项目文件和代码,直接打开即可使用。
2023/3/13 4:33:55
3.88MB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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