基于FPGA的UDP硬件协议栈,全部用SystemVerilog写的,不需CPU参与,包括独立的MAC模块。
支持外部phy的配置,支持GMII和RGMII模式。
以下是接口inputclk50,inputrst_n,interfacetousermoduleinput[7:0]wr_data,inputwr_clk,inputwr_en,outputwr_full,output[7:0]rd_data,inputrd_clk,inputrd_en,outputrd_empty,input[31:0]local_ipaddr,//FPGAipaddressinput[31:0]remote_ipaddr,//PCipaddressinput[15:0]local_port,//FPGAportnumber//interfacetoethernetphyoutputmdc,inoutmdio,outputphy_rst_n,outputis_link_up,`ifdefRGMII_IFinput[3:0]rx_data,outputlogic[3:0]tx_data,`elseinput[7:0]rx_data,outputlogic[7:0]tx_data,`endifinputrx_clk,inputrx_data_valid,inputgtx_clk,outputlogictx_en
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