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基于vhdl的串行发送器，状态机编写

串行发送器 并串转换 状态机 VHDL

基于vhdl的串行发送器，状态机编写
设计一个串行数据发送器。
并行8位数据‘Z’载入发送器后，通过串行口‘X’输出。
具体要求如下1、信号‘load’用来指示数据载入能否完成。
当load变为1时，说明数据Z已经载入完成。
当load变为0时开始发送数据。
2、Z的低位先发送3、在发送Z之前先发送起始位‘0’4、Z发送完毕后，再发送奇偶校验位，（设计位偶校验位，即发送的8位数据+奇偶校验位9位数据‘1’的个数为偶）；
然后再发送结束位‘1’；
5、结束位发送完毕，empty输出‘1’；
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