基于fpga的抢答器（verilog）

verilog fpga 抢答器

基于fpga的抢答器（verilog）
1，用了3个输入代表抢答按钮，如果想设置更过直接更改；
2，初始时倒计时为10s；
3，如果倒计时为10s没人抢答，按下复位键，重新开始抢答；
4，在倒计时10s内有人抢答，则倒计时停止减一；
5，序号显示的是第一个抢答的人对应的序号，其他人抢答有效；
6，按下复位键，重新开始抢答。
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评论信息

@小聂同学:

这个还可以哈哈2019-06-15
习惯啊就好了:

好像还凑合2019-06-11
FAE-Riven:

程度有点乱.有些东西多余的2015-04-04
wodeyijia:

程序作用不大吧，不是很适合，没有设计思路2013-12-28
神奇的斌:

程度有点乱.有些东西多余的2013-12-25

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