数字波束形成包括发射和接收两个部分。
数字是接收波束形成是关键技术，它通过使用顺序储存器FIFO或随机存取存储器双端口RAM替代模拟式波束形成器中的LC延时线来实现波束聚焦，即以数字延时补偿替代模拟延时的补偿。
数字延时不仅能实现精确延时补偿，实现所谓的逐点跟踪式动态聚焦，还能方便实现动态孔径、动态变迹控制，克服模拟式延时补偿存在的诸多固有缺点，通道数增加不受限制，是图像质量得以全面提高。

页面置换算法:资源包含三个算法：OPT---最佳置换算法、//FIFO---先进先出、//LRU---最近最久未使用操作：用户输入物理块数、页面待要访问的个数、每个页面编号，计算出缺页数、置换数、缺页率语言：C++运转环境：VisualStudio2013/更高版本

Cache--主存、虚拟存储器模仿）存贮层次模仿器常用的几种存储地址映象与变换方法，以及FIFO、LRU等替换算法的工作全过程模仿

Cache--主存、虚拟存储器模仿）存贮层次模仿器常用的几种存储地址映象与变换方法，以及FIFO、LRU等替换算法的工作全过程模仿

VisualStudio2019功能(1)输入一个逻辑页面访问序列和随机产生逻辑页面访问序列，由四个线程同时完成每个算法；
//(2)能够设定驻留内存页面的个数；
(3)能够随机输入存取的逻辑页面的页号序列；
(4)能够随机产生存取的逻辑页面的页号序列；
//(5)能够设定页号序列中逻辑页面个数和范围；
(6)提供良好图形界面，同时能够展现四个算法运行的结果；
(7)给出每种页面置换算法每个页面的存取时间；
(8)能够将每次的实验输入和实验结果存储起来，下次运行时或以后可查询；
(9)完成多次不同设置的实验，总结实验数据，看看能得出什么结论。

VHDL实现，PS2键盘的接收部分（主机普通很少向键盘发送数据），带FIFO的。
显示通码断码，八个数码管显示。

内容名称：DDR3（AXI4接口）工程代码工程环境：XilinxVIVADO2018.3内容概要：使用XilinxVIVADO中的MIGIP核，设计了外部读写模块Verilog代码，并对读写模块进行封装，封装成一个类似BlockRAM/FIFO的黑盒子，以便在实际使用中直接调用外部接口。
本工程将核心参数（比如数据位宽、DDR突发长度、数据量大小等）设置成parameter，便于读者根据本身项目需求进行调整。
本工程经过FPGA上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。

适合初学者作为练习和巩固的文件实验一运算器组成实验 51．算术逻辑运算实验 52．带进位算术运算实验 83.移位运算器实验 9实验二存储器实验 101、FPGA中LPM_ROM配置与读出实验 102．LPM_RAM_DP双端口RAM实验 113．FIFO读/写实验 134．FPGA与外部RAM接口实验 145．FPGA与外部EEPROM接口实验 16实验三微控制器实验 171时序电路实验 172.程序计数器PC与地址寄存器AR实验 183.微控制器组成实验 20实验四总线控制实验 22二．实验原理 22三．实验内容 22五．思考题实验题 23实验五基本模型机设计与实现 24二．实验原理 24六．思考题实验题 29实验六带移位运算的模型机设计与实现 31一．实验目的 31二．实验原理 31六．思考题和实验题 33实验七复杂模型机的设计与实现 34二．实验原理 34三．实验内容 36七．设计实验题目 38实验八．较复杂CPU设计示例 38实验九.8051/89C51单片机FPGA实现

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。